过孔的寄生电容和电感--B

過孔的寄生電容和電感

admin @ 2014-03-26 , reply:0 Tags:

一、過孔的寄生電容和電感

過孔本身存在著寄生的雜散電容，如果已知過孔在鋪地層上的阻焊區直徑為D2,過孔焊盤的直徑為

D1,PCB板的厚度為T,板基材介電常數為ε則過孔的寄生電容大小近似於：

C=1.41ε

過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時間，降低了電路的速度。舉例來說，對於一塊厚度為50Mil的PCB板，如果使用的過孔焊盤直徑為20Mil（鑽孔直徑為10Mils），阻焊區直徑為40Mil,則我們可以通過上面的公式近似算出過孔的寄生電容大致是：

C=1.41x4.4x0.050x0.020/(0.040-0.020)=0.31pF

這部分電容引起的上升時間變化量大致為：

T10-90=2.2C(Z0/2)=2.2x0.31x(50/2)=17.05ps

從這些數值可以看出，儘管單個過孔的寄生電容引起的上升延變緩的效用不是很明顯，但是如果走線中多次使用過孔進行層間的切換，就會用到多個過孔，設計時就要慎重考慮。實際設計中可以通過增大過孔和鋪銅區的距離（Anti-pad）或者減小焊盤的直徑來減小寄生電容。

過孔存在寄生電容的同時也存在著寄生電感，在高速數字電路的設計中，過孔的寄生電感帶來的危

用。我們可以用下面的經驗公式來簡單地計算一個過孔近似的寄生電感：

L=5.08h[ln(4h/d)+1]

其中L指過孔的電感，h是過孔的長度，d是中心鑽孔的直徑。從式中可以看出，過孔的直徑對電感

L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH

如果信號的上升時間是1ns，那麼其等效阻抗大小為：XL=πL/T10-90=3.19Ω

電流的通過已經不能夠被忽略，特別要注意，旁路電容在連接電源層和地層的時候需要通過兩個過孔，這樣過孔的寄生電感就會成倍增加。

二、如何使用過孔

通過上面對過孔寄生特性的分析，我們可以看到，在高速PCB設計中，看似簡單的過孔往往也會給電路的設計帶來很大的負面效應。為了減小過孔的寄生效應帶來的不利影響，在設計中可以盡量做到：1．從成本和信號質量兩方面考慮，選擇合理尺寸的過孔大小。必要時可以考慮使用不同尺寸的過孔，比如對於電源或地線的過孔，可以考慮使用較大尺寸，以減小阻抗，而對於信號走線，則可以使用較小的過孔。當然隨著過孔尺寸減小，相應的成本也會增加。

2．上面討論的兩個公式可以得出，使用較薄的PCB板有利於減小過孔的兩種寄生參數。

3．PCB板上的信號走線盡量不換層，也就是說盡量不要使用不必要的過孔。

4．電源和地的管腳要就近打過孔，過孔和管腳之間的引線越短越好。可以考慮並聯打多個過孔，以減少等效電感。

5．在信號換層的過孔附近放置一些接地的過孔，以便為信號提供最近的迴路。甚至可以在PCB板上放置一些多餘的接地過孔。

6．對於密度較高的高速PCB板，可以考慮使用微型過孔。

高速電路設計中信號完整性分析

admin @ 2014-03-26 , reply:0 Tags:

由於系統時鐘頻率和上升時間的增長，信號完整性設計變得越來越重要。不幸的是，絕大多數數字電路設計者並沒意識到信號完整性問題的重要性，或者是直到設計的最後階段才初步認識到。

本篇介紹了高速數字硬體電路設計中信號完整性在通常設計的影響。這包括特徵阻抗控制、終端匹配、電源和地平面、信號布線和串擾等問題。掌握這些知識，對一個數字電路設計者而言，可以在電路設計的早期，就注意到潛在可能的信號完整性問題，還可以幫助設計則在設計中盡量避免信號完整性對設計性能的影響。

儘管，信號完整性一直以來都是硬體工程師必備的設計經驗中的一項，但是在數字電路設計中長期被忽略。在低速邏輯電路設計時代，由於信號完整性相關的問題很少出現，因此對信號完整性的考慮本認為是浪費效率。然而近幾年隨著時鐘率和上升時間的增長，信號完整性分析的必要性和設計也在增長。不幸的是，大多數設計者並沒有注意到，而仍然在設計中很少去考慮信號完整性的問題。

現代數字電路可以高達GHz 頻率並且上升時間在50ps 以內。在這樣的速率下，在PCB設計走線上的疏忽即使是一個英尺，而由此造成的電壓、時延和介面問題將不僅僅局限在這一根線上，還將會影響的全板及相鄰的板。

這個問題在混合電路中尤為嚴重。例如，考慮到在一個系統中有高性能的ADC 到數字化接收模擬信號。散布在ADC 器件的數字輸出埠上的能量可能很容易就達到130dB（10，000，000，000，000 倍）比模擬輸入埠。在ADC 數字埠上的任何雜訊。設計中的信號完整性並不是什麼神秘莫測的過程。對於在設計的早期意識到可能潛在的問題是很關鍵的，同時可以有效避免由此在後期造成的問題。本篇討論了一些關鍵的信號完整性挑戰及處理他們的方法。

確保信號完整性：

１、隔離

一塊PCB板上的元器件有各種各樣的邊值（edge rates）和各種雜訊差異。對改善SI最直接的方式就是依據器件的邊值和靈敏度，通過PCB板上元器件的物理隔離來實現。下圖是一個實例。在例子中，供電電源、數字I/O埠和高速邏輯這些對時鐘和

數據轉換電路的高危險電路將被特別考慮。第一個布局中放置時鐘和數據轉換器在相鄰於雜訊器件的附近。雜訊將會耦合到敏感電路及降低他們的性能。第二個布局做了有效的電路隔離將有利於系統設計的信號完整性。

２、阻抗、反射及終端匹配

阻抗控制和終端匹配是高速電路設計中的基本問題。通常每個電路設計中射頻電路均被認為是最重要的部分，然而一些比射頻更高頻率的數字電路設計反而忽視了阻抗和終端匹配。

由於阻抗失配產生的幾種對數字電路致命的影響，參見下圖：

ａ．數字信號將會在接收設備輸入端和發射設備的輸出端間造成反射。反射信號被彈回並且沿著線的兩端傳播直到最後被完全吸收。

ｂ．反射信號造成信號在通過傳輸線的響鈴效應，響鈴將影響電壓和信號時延和信號的完全惡化。ｃ．失配信號路徑可能導致信號對環境的輻射。

由阻抗不匹配引起的問題可以通過終端電阻降到最小。終端電阻通常是在靠近接收端的信號線上放置一到兩個分立器件，簡單的做法就是串接小的電阻。