FPGA时序分析基础
FPGA时序分析基础
FPGA时序分析基础首先，我们需要了解什么是时序。
时序是指在一个电路中各个信号的传输时间和时序关系。
对于FPGA设计来说，时序关系通常是由时钟信号驱动的。
时序分析就是通过分析这些时钟信号和数据信号之间的关系，来验证设计的正确性和可靠性。
在FPGA设计中，时序分析的一个重要步骤是确定电路中各个时钟域。
时钟域是指在一个电路中由同一个时钟信号驱动的一组逻辑电路。
不同的时钟域可能有不同的时钟频率和相位关系。
在时序分析中，需要确定时钟域之间的时序关系，以确保数据在不同时钟域之间的正确传输。
时序分析还包括对时序约束的分析和验证。
时序约束是用来指定设计中各个信号的传输时间和时序关系的一组规则。
时序约束包括时钟频率、时钟间隔、输入输出延迟等信息。
在时序分析中，需要验证设计是否满足这些时序约束的要求，并对不满足要求的部分进行优化和修复。
时序分析还包括对时钟信号的稳定性分析。
时钟信号的稳定性指的是时钟信号的上升沿和下降沿之间的时钟偏差。
时钟偏差可能导致数据的不稳定性和传输错误。
在时序分析中，需要对时钟信号的稳定性进行分析和优化，以确保数据的传输准确和可靠。
在时序分析中，还需要考虑到时钟信号的抖动和时钟漂移。
时钟抖动是指时钟信号在传输过程中的波动情况。
时钟漂移是指时钟信号在长时间使用过程中的频率和相位变化。
时序分析中需要对时钟抖动和时钟漂移进行评估和优化，以确保时钟信号的稳定性和可靠性。
总结起来，FPGA时序分析是在设计和验证FPGA电路时非常重要的一项技术。
它通过分析时序关系、时钟信号稳定性和时序约束，来验证设计的正确性和可靠性。
时序分析涉及到时钟域的划分和时序关系的分析，时序约束的验证和优化，以及时钟信号稳定性和时序抖动的分析和优化。
通过进行有效的时序分析，可以帮助设计者实现高效、可靠的FPGA电路设计。
FPGA时序分析
FPGA时序分析FPGA (Field-Programmable Gate Array) 是一种可编程逻辑门阵列芯片，它通过配置在其内部的逻辑门和可编程连线实现不同的逻辑功能。
FPGA 在数字电路设计中广泛应用，其灵活性和可重构性使其成为快速原型设计和现场配置电路的理想选择。
然而，FPGA设计和时序分析是一个复杂的过程。
时序分析是验证设计电路的正确性以及保证其能够在时钟信号的驱动下按照预期的时间顺序工作的过程。
下面将重点介绍FPGA时序分析的基本原理和关键概念。
在FPGA设计中，时序分析主要关注以下几个方面：时钟，时钟延迟，组合逻辑路径和寄存器。
1.时钟：时钟信号在FPGA设计中起到重要作用，它用于同步各个电路模块的操作。
时钟的频率和占空比对电路实现的性能和功耗都有很大的影响。
2.时钟延迟：时钟信号在从原始源头传达到特定电路元件的过程中会有一定的延迟。
这个延迟可以由时钟发生器的性能以及时钟信号在FPGA中传输的路径和电路元件的特性决定。
3.组合逻辑路径：组合逻辑路径是指信号从输入到输出经过的一系列逻辑门的路径。
每个逻辑门都会引入一定的延迟，而组合逻辑路径的时序分析主要关注延迟和信号传播的时间约束。
4.寄存器：FPGA中的寄存器用于存储电路的中间结果或暂存数据，它们可以在时钟上升沿或下降沿触发。
寄存器的时序分析包括确定数据到达寄存器的时间以及寄存器中数据对输出的影响。
时序分析主要用于验证和优化FPGA电路设计。
通过分析时钟频率、时钟延迟和电路路径延迟，可以确定电路是否满足设计规范和时间约束。
时序分析还可以帮助设计人员优化电路以达到更好的性能，如降低时钟频率、优化组合逻辑路径、调整寄存器设置等。
在进行 FPGA 时序分析时，通常使用的工具是时序分析器。
时序分析器是一种软件工具，可以输入 FPGA 设计的网络描述、时钟频率、时钟源等信息，利用相关算法和模型计算出电路的时序性能。
常见的时序分析器包括 Xilinx 的 Vivado 和 Altera 的 Quartus。
关于FPGA时序以及时序收敛的基本概念详解
关于FPGA时序以及时序收敛的基本概念详解1. FPGA时序的基本概念FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。
我们的设计需要和其他的devices进行数据的交互，其他的devices 可能是FPGA外部的芯片，可能是FPGA内部的硬核。
对于FPGA design来说，必须要关注在指定要求下，它能否正常工作。
这个正常工作包括同步时序电路的工作频率，以及输入输出设备的时序要求。
在FPGA design内部，都是同步时序电路，各处的延时等都能够估计出来，但是FPGA内部并不知道外部的设备的时序关系。
所以，TIming constraints包括输入路径（Input paths ）寄存器-寄存器路径（Register-to-register paths ）输出路径（Output paths ）例外（Path specific excepTIons ）这正好对应了上图中三个部分，Path specific excepTIons 暂时不提。
Input paths对应的是OFFSET IN约束，即输入数据和时钟之间的相位关系。
针对不同的数据输入方式（系统同步和源同步，SDR和DDR）有不同的分析结果。
Register-to-register paths 对应的是整个FPGA design的工作时钟。
如果只有一个时钟，那么只需要指定输入的频率即可。
如果有多个时钟，这些时钟是通过DCM，MMCM，PLL 生成的，那么显然ISE知道这些时钟之间的频率、相位关系，所以也不需要我们指定。
如果这些不同的时钟是通过不同的引脚输入的，ISE不知道其相位关系，所以指定其中一个为主时钟，需要指定其间的相位关系。
Output paths对应的是OFFSET OUT 约束，和OFFSET IN约束很类似，不过方向相反。
2.输入时序约束The input TIming constraints cover the data path from the external pin or pad of the package of the FPGA device to the internal synchronous element or register that captures that data.输入时序约束控制外部引脚到内部模块的路径。
FPGA中IO时序约束分析
第1章FPGA中IO口时序分析作者：屋檐下的龙卷风博客地址：/linjie-swust/日期：2012.3.11.1 概述在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。
因此，FPGA时序约束中IO口时序约束也是一个重点。
只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。
1.2 FPGA整体概念由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。
传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。
但是针对整个系统FPGA的建立时间保持时间可以简化。
图1.1 FPGA整体时序图如图1.1所示，为分解的FPGA内部寄存器的性能参数：（1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；（4） Tco为FPGA内部寄存器传输时间；（5） Tout为从FPGA寄存器输出到IO口输出的延时；对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：（1） FPGA建立时间：FTsu = Tdin + Tsu – Tclk；（2） FPGA保持时间：FTh = Th + Tclk；（3） FPGA数据传输时间：FTco = Tclk + Tco + Tout；由上分析当FPGA成为一个系统后即可进行IO时序分析了。
FPGA模型变为如图1.2所示。
图1.2 FPGA系统参数1.3 输入最大最小延时外部器件发送数据到FPGA系统模型如图1.3所示。
对FPGA的IO口进行输入最大最小延时约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。
FPGA静态时序分析
D
Q
CLK Clock
时钟不确定性
输入时钟抖动是时钟不确定性的原因之一(Clock Uncertainty)
时钟偏斜（clock skew）
• 所有时序设计和分析都以时钟网络为参考。路径延迟分析 必须考虑时钟质量。 • 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源触发 器和目标触发器的时间差。. • 所有时钟网络布线应该使用FPGA提供的专用时钟资源，否 则时钟偏斜会非常严重。 • 时钟偏斜分为负时钟偏斜和正时钟偏斜，主要对时钟周期 产生影响。时序分析器能够报告时钟偏斜问题。
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路径和分析类型
Async Path
PRE D Q
Data Path
PRE D Q
CLR
CLR
Clock Paths Async Path
Three types of Paths: 1. Clock Paths 2. Data Path 3. Asynchronous Paths* Two types of Analysis: 1. Synchronous – clock & data paths 2. Asynchronous* – clock & async paths
Data must be valid here REG2.CLK REG2.D Data Valid
Tclk2
Tsu
Data Required Time = Clock Arrival Time - Tsu
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数据要求时间- Hold
The minimum time required for the data to get latched into the destination re gister
fpga时序设计技巧
fpga时序设计技巧（原创实用版4篇）目录（篇1）1.fpga时序设计技巧概述2.fpga时序设计技巧的实现方式3.fpga时序设计技巧的应用场景4.fpga时序设计技巧的未来发展正文（篇1）一、fpga时序设计技巧概述fpga（现场可编程门阵列）是一种可编程逻辑设备，可用于设计各种数字电路。
时序设计是fpga设计中至关重要的一步，它决定了电路的行为和性能。
fpga时序设计技巧是指在fpga设计中运用适当的时序设计方法，以实现高效、可靠的电路。
二、fpga时序设计技巧的实现方式1.正确的时钟设计：时钟是fpga中最重要的时序信号，必须精确设计。
时钟的设计应该考虑到频率、相位和负载能力等因素。
2.正确的设计时钟网络：时钟网络的设计应考虑到时延、反射和同步等问题，以确保时钟信号在整个设计中稳定传播。
3.精确的延迟设计：时序设计中，延迟是非常关键的参数。
在设计时序电路时，需要精确计算和控制信号的延迟。
三、fpga时序设计技巧的应用场景1.高性能计算：fpga可以用于高速、高性能的计算任务，如图像处理、信号处理和人工智能等。
2.实时系统：fpga可以用于实时系统，如航空航天、汽车和军事等领域。
3.定制化设计：fpga可以用于定制化设计，如通信、存储和计算设备等。
四、fpga时序设计技巧的未来发展随着fpga技术的发展，时序设计技巧将更加重要。
未来的fpga时序设计技巧将更加智能化、自动化，以提高设计和生产效率。
目录（篇2）1.fpga时序设计技巧概述2.fpga时序设计技巧的核心要素3.fpga时序设计技巧的应用场景4.fpga时序设计技巧的未来发展正文（篇2）一、fpga时序设计技巧概述fpga（现场可编程门阵列）是一种可编程的硬件设备，可用于快速实现特定的电路设计。
时序设计是fpga开发中的重要环节，通过精确控制时序参数，可以实现高效的电路性能。
在本文中，我们将探讨fpga时序设计技巧的核心要素和应用场景。
FPGA时序分析时序约束知识
FPGA时序分析时序约束知识一、FPGA时序分析的基本概念1.时序分析的定义时序分析是指通过计算和模拟来评估数字电路在不同条件下的时序要求是否能够满足。
它主要包括时钟周期、时钟偏移、时钟抖动、信号传输延迟等方面的考虑。
2.时序要求时序要求是指数字电路在设计中必须满足的时序条件。
常见的时序要求包括时钟频率、最小信号保持时间、最小信号恢复时间等。
3.时序路径时序路径是指数字电路中信号从输入到输出所经过的所有逻辑门和寄存器。
4.时序违规时序违规是指数字电路在设计中无法满足时序要求的情况。
时序违规可能导致电路功能失效，甚至硬件故障。
二、FPGA时序分析的关键步骤1.时序约束的设置时序约束是在FPGA设计中非常重要的一部分，它用于定义时钟频率、时钟边沿以及其他关键参数。
时序约束通常以SDC（Synopsys Design Constraints）的格式提供。
时序约束的设置需要综合考虑到电路的功能需求、时钟分频、时钟域划分以及时钟边沿和信号的传输延迟等各种因素。
时序约束应该准确地描述信号的起始时间、到达时间和关系，以确保设计满足时序要求。
2.时序路径分析时序路径分析是指通过分析不同信号路径的延迟和时间关系来评估设计是否满足时序要求。
时序路径分析可以通过静态分析和动态仿真两种方式进行。
静态分析主要是利用逻辑综合工具对电路的时序路径进行分析和计算。
动态仿真则是通过对电路进行时钟驱动的行为级仿真来评估时序路径。
两种方法都可以获得电路的路径延迟和时间关系，以判断设计是否满足时序要求。
3.时序修复当时序分析发现设计存在时序违规时，需要进行时序修复来解决问题。
时序修复主要包括时钟域划分、时钟频率调整、逻辑重构等方法。
时钟域划分是指将设计划分为不同的时钟域，确保时钟边沿的一致性。
时钟频率调整是通过逻辑优化和时序约束调整来改善设计的时序性能。
逻辑重构则是通过改变电路的结构和时序路径，以使设计满足时序要求。
三、时序约束的知识1.时钟频率设置时钟频率设置是指设置时钟的工作频率，以控制电路的运行速度和性能。
FPGA高级课程之时序分析(TIMING ANALYSIS)
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正确的结果
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不正确的结果（组合逻辑延时太大）
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需要满足的式子，考虑时钟延时
建立时间： Tco+Tdelay+Tsetup <T+Tpd； 保持时间： Tco+Tdelay>Tpd+Th
能够得到什么结论？ 如何使得不等式满足？
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• 添加区域约束后，经过约束后的逻辑区域逻辑相对集中，减 少线延迟，最大时钟频率得到略微提升。
至芯科技FPGA培训 22
• 学习时序分析： 1. 软件工具更新迅速，唯理论基础是根本。 2.需要有不断探索的精神，阅读官方英文手 册学习最新的工具以及工具的生僻用法。 3.在工程实践中学习，按照实际需求来使用 工具，重在思考。
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• Xilinx的时序分析 （约束）工具，方 法
• Altera的 TimeQuest及静 态时序分析工具
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本次课程的目的：
• 学习基本时序理论知识，掌握分析思想， 建立基本的时序分析概念，。 • 学习掌握基本的TimeQuest操作以时序 分析、约束流程。 • 学会查看时序结果，时序报告。 • 为其他时序工具使用打造学习基础。
注意和理论部 分的小差别
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ቤተ መጻሕፍቲ ባይዱ
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• 使用自己设计的任意一个工程文件（如 CPU），在Quartus下部进行约束，练 习用timequest查看时序报告； • 练习在TimeQuest 中队设计添加完整的 时序约束，将约束写入项目中，重新分 析时序；
• 尝试使用高速全局时钟和苛刻的约束， 使得时序分析产生违例，定位违例，理 解时序分析波形图 至芯科技FPGA培训
FPGA设计中的时序问题的详细分析与解决方案
FPGA设计中的时序问题的详细分析与解决方案耗费数月精力做出的设计却无法满足时序要求，这确实非常令人伤心。
然而，试图正确地对设计进行约束以保证满足时序要求的过程几乎同样令人费神。
找到并确定时序约束本身通常也是非常令人头痛的问题。
时序问题的恼人之处在于没有哪种方法能够解决所有类型的问题。
由于客户对于和现场应用理顺共享源代码通常非常敏感，因此我们通常都是通过将工具的潜力发挥到极致来帮助客户解决其时序问题。
当然好消息就是通过这种方法以及优化RT1代码，可以解决大多数时序问题。
但在深入探讨之前，我们首先需要对时序问题进行一点基本分析。
这里的目标是首先排除明显的问题，如将时针引脚置于器件的上部、在器件下部驱动数字时钟管理器(DCM),然后再在器件上部驱动全局缓冲(BUFG)O有时，此类引脚布局会导致根本没有办法满足时序要求。
通过察看时序报告中的延迟，通常可以发现这些明显的时序问题。
在这些情况下，为了解决这些明显的问题，都需要利用底层规划工具"f1oorp1anner"将造成问题的部分锁定在适当的位置。
底层布局规划工具还可以帮助以可视的方式来理解时序问题。
用最就工具进行时序分析假设问题并非这么明显，那么为了锁定问题所在，需要了解所使用的器件系列以及软件版本。
通常，每种器件系列对应一种最优的软件版本。
如Xi1inXVirtex-4器件对应的最佳软件是ISE软件9.2i版，而对Virteχ-5FPGA则是ISE软件10.1版。
综合工具的版本也很重要，因此当采用最新的器件架构时，下载并使用最新版软件非常重要。
软件开发几乎总是滞后于硬件功能，因此我不提倡使用旧版软件进行基于新器件的设计。
然而，有些客户由于担心新的和未知的软件缺陷而不愿意升级软件。
但是，在使用最新的器件时，如果希望更好地处理时序挑战，强烈建议下载最新版软件。
拥有了最适用于目标器件系列的软件，还需要确定最佳的实现选项。
可惜，并没有适用于所有情况的超级选项组合。
Xilinx FPGA上电时序分析与设计
电讯技术
Ｔｅｅ ｏ ｌｃ ｍｍｕ ｉａｉｎ Ｅｎ ｉｅ ｒｎ ｎｃ ｔ ｇｎ ｅ ｇ ｏ ｉ
Ｖ０ ． ２ Ｎｏ ４ １５ ．
Ａｐ ．２ ２ ｒ ０１
文章 编 号 ：０ １ ９ Ｘ（０２ ０ —０ ９ —０ １０ —８ ３ ２ １ ） ４ ５１ ４
中图分 类号 ：Ｎ ０ Ｔ ７２ 文献 标 志码 ： Ａ ｄｉ１ ．９９ ｊｉ ｎ １０ —８ ３ ．０ ２ ０ ．３ ｏ：０ ３６ ／ ． ｓ ．０ １ ９ ｘ ２ １ ． ０ ４ ｓ ４
Ｐｏ ｒ— ｎ Ｔｉ ｉ ｇ Ａｎ ｌ ｓｓａ ｓｇ ｆＸｉ ｎ ｗｅ —ｏ ｍ ｎ ａｙ ｉ ｎｄ Ｄｅ ｉ ｎ ｏ ｌ ｘ ＦＰＧＡ ｉ Ｊ ｉ ／Ｂ ｎ
作 ， 重 时会导 致整 个 系统 的失 效 。因此 ，Ｆ Ｇ 严 Ｐ Ａ的
１ 引 言
随着 半 导 体 和 芯 片 技 术 的 飞 速 发 展 ， 在 的 现 ＦＧ Ｐ Ａ集 成 了越来 越 多 的可配 置逻 辑资 源 、 种各 样 各 的外部 总 线接 口以及 丰富 的 内部 Ｒ Ｍ 资 源 ， 其 在 Ａ 使
用 。但是Байду номын сангаасＦＧ 大 多 数 是 基 于 Ｓ Ａ 工 艺 的 ， 有 ＰＡ ＲＭ 具 易失 性 ， 此 ＦＧ 通 常使 用 外 部 存储 器 件 （ 因 ＰＡ 如
ＰＯ ） Ｒ Ｍ 存储必需 的配置信息 ， 防止设备掉电后 Ｆ Ｇ ＰＡ
丢 失 自我 配置 能力 。但 ＦＧ Ｐ Ａ配 置 在一 定 的条 件 和 时 间下 才 能成功 完成 ， 随着 ＦＧ Ｐ Ａ容 量 的不 断 攀 升 ，
因此fpgaxilinxfpga的配置方式和特点xilinxfpga支持多种配置方式其中包括串行主模式masterserial串行从模式slaveserial并行主模式masterselectmap并行8位从模式slaveselectmap8并行32位从模式slaveselectmap32以及边界扫描模式jtagvirtex5器件后还增加了对spi和bpi接口flash的支持现在设计中通常用到的是串行主模式和并行主模式两种配置方式它们共同的特点是电路硬件设计时不需再接入一个配置时钟配置时由fpga身提供时钟这样减小了pcb设计难度以及时钟带电讯技术telecommunicationengineeringvol52noapr201216来的时序干扰
FPGA静态时序分析
1. 适用范围本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。
2. 应用背景静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。
STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。
静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。
进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。
对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。
通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。
3. 理论分析3.1 静态时序分析的理论基础知识在进行正确的时序分析前，我们必须具备基本的静态时序的基本知识点，不然看着编译器给出的时序分析报告犹如天书。
如图3.1所示，为libero软件给出的寄存器到寄存器模型的时序分析报告的截取，接下来我们会弄清楚每个栏目的数据变量的含义，以及计算方法。
图3.1 libero静态时序分析报告3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念1. launch edge时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。
2. latch edge时序分析终点（latch edge）：数据锁存的时钟边沿，也是静态时序分析的终点。
3. Clock Setup Time (Tsu)建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。
FPGA中的时序分析（一）
FPGA中的时序分析（⼀）谈及此部分，多多少少有⼀定的难度，笔者写下这篇⽂章，差不多是在学习FPGA⼀年之后的成果，尽管当时也是看过类似的⽂章，但是都没有引起笔者注意，笔者现在再对此知识进⾏梳理，也发现了有很多不少的收获。
笔者根据⽹上现有的资源，作进⼀步的总结，希望能够有所帮助。
静态时序分析（STA，static timing analysis），对于STA的理解，可以想象在FPGA的内部好⽐⼀块PCB，FPGA的逻辑阵列好⽐PCB板上的⼀些分⽴元器件，PCB通过导线将具有相关电⽓特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通，PCB上的信号通过任何⼀个元器件都会产⽣⼀定的延时，FPGA的信号通过内部逻辑门传输也有⼀定的延时，PCB信号⾛线也有延时，FPGA信号⾛线也有延时，这就带来了⼀系列的问题，⼀个信号从FPGA的⼀端输⼊，经过⼀定的逻辑处理后从FPGA的另⼀端输出，这期间会产⽣多⼤的延时呢？有多个总线信号从FPGA的⼀端输⼊，这条总线的各个信号经过逻辑处理之后从FPGA的另⼀端输出，这条总线的各个信号的延时⼀致吗？之所以关⼼这些问题，是因为过长的延时或者⼀条总线多个信号传输延时的不⼀致，不仅会影响FPGA本⾝会给FPGA之外的电路或者系统带来诸多的问题。
所以针对上⾯的⼀系列问题，设计者需要提出⼀些特定的时序要求，针对现有的电路给出时序约束，分析时序，本质上是节点对节点之间的时序分析，如果没有节点，时序也就⽆从谈起。
在FPGA中，我们可以把节点当作是寄存器与寄存器之间的时序分析，寄存器与寄存器之间可能还有⼀些组合逻辑充斥着。
所以时序路径通常有四⼤类：（1）寄存器到寄存器类型，即reg2reg；（2）输⼊引脚到寄存器类型，即pin2reg；（3）寄存器到输出引脚类型，即reg2pin；（4）输⼊引脚到输出引脚类型，即pin2pin；针对上述四种基本时序路径，最关⼼的就是数据信号和时钟锁存沿之间的建⽴时间和保持时间的关系。
FPGA时序约束与分析
这本书详细讨论了FPGA时序约束的各个方面，包括建立时间、保持时间、时 序分析等。通过理论知识和实际案例的结合，作者们成功地阐述了时序约束在 FPGA设计中的重要性。对于我这样的初学者来说，这本书提供了一种很好的方式 来理解这些复杂的概念。
在阅读过程中，我不禁为书中所展现的深入见解和详尽的解析所折服。与其 他技术书籍不同，这本书避免了复杂的数学推导和抽象的概念，而是以清晰、简 洁的方式解释了时序约束与分析的基本原理。书中还提供了大量的实用技巧和建 议，对于实际应用有很大的帮助。
这本书的目录按照内容的逻辑顺序进行组织。从第一章到第十二章，每一个 章节都围绕着FPGA时序约束与设计的核心主题展开。第一章到第三章介绍了FPGA 的基本概念和设计流程，为读者提供了背景知识和基础理论。第四章到第七章详 细阐述了FPGA的硬件描述语言（HDL）和设计工具，为读者提供了实用的编程技 能。
FPGA时序约束与分析
读书笔记
01 思维导图
03 精彩摘录 05 目录分析
目录
02 内容摘要 04 阅读感受 06 作者简介
思维导图
本书关键字分析思维导图
时序
约束
分析
fpga
方法
介绍
技术
分析
约束
时序 设计
一章
fpga
包括
一些
应用
详细
优化
实例
内容摘要
内容摘要
《FPGA时序约束与分析》是一本关于FPGA（现场可编程门阵列）时序约束与设计的专业书籍。 以下是本书的内容摘要： 这一章首先介绍了FPGA的基本概念和结构，包括其可编程特性、硬件设计和并行处理的优势。然 后，重点讲解了FPGA时序约束的概念，包括时钟信号、时序关系、时序约束的定义和重要性。 这一章详细介绍了FPGA时序分析的原理和方法。首先讲解了时序分析的基本概念，包括时钟周期、 建立时间和保持时间等。接着，详细阐述了时序分析的原理，包括路径分析和偏差计算等。还介 绍了一些常用的时序分析工具和应用案例。 这一章主要介绍了FPGA时序约束的方法和技巧。讲解了物理约束和逻辑约束的概念和区别。然后， 详细介绍了物理约束的设定方法，包括时钟网络的分布、缓冲区的设置和输入/输出延迟等。还 介绍了逻辑约束的设定方法，包括路径约束、偏斜约束和时序预算等。
FPGA的IO口时序约束分析
1.1 概述在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。
因此，FPGA时序约束中IO 口时序约束也是一个重点。
只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。
1.2 FPGA整体概念由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。
传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。
但是针对整个系统FPGA的建立时间保持时间可以简化。
图1.1 FPGA整体时序图如图1.1所示，为分解的FPGA内部寄存器的性能参数：（1）Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；（2）Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；（3）Tus/Th为FPGA内部寄存器的建立时间和保持时间；（4）Tco为FPGA内部寄存器传输时间；（5）Tout为从FPGA寄存器输出到IO口输出的延时；对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：（1）FPGA建立时间：FTsu = Tdin + Tsu – Tclk；（2）FPGA保持时间：FTh = Th + Tclk；（3）FPGA数据传输时间：FTco = Tclk + Tco + Tout；由上分析当FPGA成为一个系统后即可进行IO时序分析了。
FPGA模型变为如图1.2所示。
图1.2 FPGA系统参数1.3 输入最大最小延时外部器件发送数据到FPGA系统模型如图1.3所示。
对FPGA的IO口进行输入最大最小延时约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。
图1.3 FPGA数据输入模型输入延时即为从外部器件发出数据到FPGA输入端口的延时时间。
FPGA-静态时序分析(STA)
数据需求时间-setup
数据需求时间=时钟到达时间 – tsu - setup uncertainty
第15页，共83页。
数据需求时间-setup
数据需求时间=时钟到达时间 + th +hold uncertainty
第16页，共83页。
建立slack
建立时间的裕量 建立slack=数据需求时间-数据到达时间
PLL输出时钟反馈到FPGA时钟输入引脚时特别有用；这种 latency可以通过在chip planner中查看到。
第47页，共83页。
第45页，共83页。
时钟约束
PLL两个输入时钟
#create a 10ns clock for clock port clk0 create_clock -period 10.000 -name clk0 [get_ports {clk0}] #create a 20ns clock for clock port clk1 create_clock -period 20.000 -name clk1 [get_ports {clk1}] #automatically create clocks for the PLL output clocks derive_pll_clocks
#Cut paths between clkA and clkB set_clock_groups –exclusive -group {clkA} -group {clkB}
第44页，共83页。
时钟约束
外部复用
# The clk port can be driven at 100MHz (10ns) or# 50MHz (20ns) # clkA is 10ns create_clock -period 10.000 -name clkA [get_ports {clk}]
FPGA高级课程之时序分析(TIMING ANALYSIS)
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正确的结果
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10
不正确的结果（组合逻辑延时太大）
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需要满足的式子，考虑时钟延时
建立时间： Tco+Tdelay+Tsetup <T+Tpd； 保持时间： Tco+Tdelay>Tpd+Th
能够得到什么结论？ 如何使得不等式满足？
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2011-9
至芯科技 郭佩
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D触发器
理解：书上提到“不同的抽象级 别”里面的RTL级
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正确可靠的结果；成本因素；更深入理解FPGA 及ASIC 这一块是很多FPGA工程师的短板，却是做ASIC 必须的技能。 需要探索精神，需要与时俱进 高校毕业的硕士，博士，在做研究的时候不注重 降低器件成本，对此完全无视。他们往往通过 使用更好的器件跳过这一步；偶发的问题也没 有得到重视 至芯科技FPGA培训
至芯科技fpga培训建立时间和保持时间建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时恢复时间和移除时间异步信号clkaclkbclkaclkb工具自动不着重理解至芯科技fpga培训分析的路径?寄存器到寄存器?寄存器到输出外部寄存器?输入外部寄存器到寄存器分析的目标?建立时间?保持时间?恢复时间?移除时间对每种路径都进行四种分析如果存在的话目的是分析设计中不论何处存在的所有寄存器至芯科技fpga培训fpga内部结构至芯科技fpga培训10正确的结果至芯科技fpga培训11不正确的结果组合逻辑延时太大至芯科技fpga培训12需要满足的式子考虑时钟延时建立时间
FPGA时序分析
在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。
通常，在FPGA设计工具中包含有4种路径：○1从输入端口到寄存器，○2从寄存器到寄存器，○3从寄存器到输出，○4从输入到输出的纯组合逻辑。
通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。
下面对这几种路径分别进行讨论。
从输入端口到寄存器：这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。
约束名称：input delay. 约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu, 时钟延迟Tclk. Tco的参数通常需要查外部芯片的数据手册。
计算公式：input delay = Tco+Tpd+Tsu-Tclk.FPGA的Tsu也需要查FPGA芯片的手册。
FPGA速度等级不同，这个参数也不同。
Tpd和Tclk需要根据电路板实际的参数来计算。
通常，每10cm的线长可以按照1ns来计算. 例如：系统时钟100MHz, 电路板上最大延迟2ns, 时钟最大延迟1.7ns, Tco 3ns, FPGA的Tsu为0.2ns. 那么输入延迟的值：max Input delay =3+2+0.2-1.7=3.5ns. 这个参数的含义是指让FPGA的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在10ns-3.5ns=6.5ns 以内。
寄存器到寄存器：这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。
由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。
对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。
FPGA时序约束、时序分析
FPGA设计之——时序设计FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。
建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
FPGA设计分为异步电路设计和同步电路设计，然而很多异步电路设计都可以转化为同步电路设计，在设计时尽量采用同步电路进行设计。
对于同步电路可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。
为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范围。
影响时钟偏差的主要有以下几个因素：o用于连接时钟树的连线o钟树的拓扑结构o时钟的驱动o时钟线的负载o时钟的上升及下降时间在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：o控制时钟信号尽量走可编程器件的的全局时钟网络。
在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器件，它们中的全局时钟网络数量不同，因此要根据不同的设计需要选择含有合适数量全局时钟网络的可编程器件。
一般来说，走全局时钟网络的时钟信号到各使用端的延时小，时钟偏差很小，基本可以忽略不计。
o若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，控制不能走全局时钟网络的时钟信号的时钟偏差。
o异步接口时序裕度要足够大。
局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口，那么接口电路中后一级触发器的建立-保持时间要满足要求，时序裕度要足够大。
o在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。
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很多人觉得FPGA难学，难点在于FPGA的硬件特性和FPGA之外的东西，如硬件编程思想，并行编程，时序分析等，本文就时序分析进行讲解，讲解时序分析的基础，内容主要为建立时间和保持时间的分析。
并且举例简单说明DT6000S项目采用的时序分析.
基本的电子系统如图1所示，一般自己的设计都需要时序分析，如图1所示的Design，上部分为时序组合逻辑，下部分只有组合逻辑。
而对其进行时序分析时，一般都以时钟为参考的，因此一般主要分析上半部分。
在进行时序分析之前，需要了解时序分析的一些基本概念，如时钟抖动、时钟偏斜（T skew）、建立时间（T su）、保持时间（T h）等。
时序分析也就是分析每一个触发器（寄存器）是否满足建立时间/保持时间，而时序的设计的实质就是满足每一个触发器的建立时间/保持时间的要求。
图 1 基本的电子系统
1.1.1 时钟抖动和时钟偏斜
1．时钟抖动
时钟信号边沿变化的不确定时间称为时钟抖动，如图2所示。
一般情况下的时序分析是不考虑时钟抖动，如果考虑时钟抖动，则建立时间应该是T su+T1，保持时间应该是T h+T2。
图 2 时钟抖动时序图
2．时钟偏斜
时序偏斜分析图如图3所示。
时钟的分析起点是源寄存器（Reg1），终点是目标寄存器（Reg2）。
时钟在图中的结构中传输也会有延迟，时钟信号从时钟源传输到源寄存器的延时为T c2s，传输到目标寄存器的延时为T c2d。
时钟网络的延时为T c2s与T c2d之差，即
T skew=T c2d-T c2s。
图 3 时钟偏斜时序图
1.1.2 建立时间和保持时间
建立时间（Setup Time）常用T su表示，指的是在触发器的时钟信号上升沿到来以前，数据和使能信号稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器，使能信号无效，也就是说在这个时钟周期对数据的操作时无效的；保持时间（Hold Time）常用T h表示，指的是在触发器的时钟信号上升沿到来以后，数据和使能信号稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器，对数据的操作同样是无效的，使能信号无效。
数据要能稳定传输，就必须满足建立时间和保持时间的关系，图4标识了它们间的关系。
图 4 建立时间/操持时间的概念
1.1.3 发送沿和捕获沿
(1)发送沿（Launch Edge）：前级寄存器发送数据对应的时钟沿，是时序分析的起点；
(2)捕获沿（Latch Edge）：后记寄存器捕获数据对应的时钟沿，是时序分析的终点。
相对于launch Edge通常为一个时钟周期，但不绝对，如多周期。
“信号跳变抵达窗口”：对latch寄存器来说，从previous时钟对应的Hold Time开始，到current 时钟对应的Setup Time 结束。
“信号电平采样窗口”：对latch寄存器来说，从current时钟对应的Setup Time开始，到current时钟对应的Hold Time结束。
launch寄存器必须保证驱动的信号跳变到达latch寄存器的时刻处于“信号跳变抵达窗口”内，才能保证不破坏latch寄存器的“信号电平采样窗口”。
图 5 Launch Edge和Latch Edge
1.1.4 数据和时钟的时序分析
如图6所示，为分析建立时间/保持时间的基本电路图。
T clk1为Reg1的时钟延时，T clk2为Reg2的时钟延时，T co为Reg1固有延时，T data为Reg1的到Reg2之间组合逻辑的延时，T su为Reg2的建立时间，T h为Reg2的保持时间，设时钟clk周期为T，这里分析数据的建立时间和保持时间。
图 6 基本电路图
1．建立时间的分析
如图7所示，建立时间的分析是以第一个launch Edge为基准，在Latch Edge查看结果。
建立时间的裕量（T为时钟周期）：
Setup Stack = (T+T clk2) – T su – (T clk1+T co+T data)
假设△T = T clk2-Tclk1，则：
Setup Stack = (T+ T) – T su – (T co+T data)
可见△T<0影响建立时间，使建立时间的要求更加苛刻。
因此对于△T尽量避免，采用同步单时钟，并且尽量采用全局的时钟信号，这样△T几乎为0，,△T的影响几乎不存在，可以忽略不计。
如果建立时间的裕量Setup Stack小于0，则不满足建立时间，也就会产生不稳定态，并通过寄存器传输下去。
图 7 建立时间时序分析图
2．保持时间的分析
如图8所示，保持时间的分析是以第二个launch Edge为基准，在Latch Edge查看结果。
保持时间的裕量：
Hold Stack = (T clk1+T co+T data) – T clk2 – T h
假设△T = T clk2-T clk1，则：
Hold Stack = (T co+T data) – △T – T h
可见△T>0影响保持时间，使保持时间的要求更加苛刻。
因此对于△T尽量避免，采用同步单时钟，并且尽量采用全局的时钟信号，这样△T几乎为0，,△T的影响几乎不存在，可以忽略不计。
如果保持时间的裕量Hold Stack小于0，则不满足保持时间，也就会产生不稳定态，并
通过寄存器传输下去。
图 8 保持时间时序分析图
1.1.5 DT6000S项目实例
DT6000S项目上有4路光以太网接口连接到FPGA，由FPGA进行实现MAC层和解码IEC61850的SV和GOOSE。
以太网PHY通过MII接口和FPGA，因此FPGA与外部的接口有4路MII接口。
项目初期是实现1路光以太网接口，并且验证功能正确之后，但是后期变成的4路光以太网时，总会存在1路光以太网通信不正常。
经过分析得到是FPGA通MII接口和PHY的时序不满足。
如图9所示为MII接口的时序图，时序不满足分为TX_CLK 和RX_CLK。
其一是PHY输出的TX_CLK和FPGA依据TX_CLK产生的TXD[3:0]&TX_EN延时大，主要延时为内部逻辑的延时，PCB延时小并且一致，导致PHY的TX_CLK的建立时间不满足，从而导致发送数据错误。
其二是PHY输出的RX_CLK和RXD[3:0]&RX_DV&RX_ER到FPGA内部同步触发器的延时之差太大，导致FPGA内部同步触发器的RX_CLK的建立时间不满足，从而导致接收数据错误。
因此FPGA在综合时需要添加约束，使之时序满足要求，约束的条件为TXD[3:0]和TX_EN的输出延时要少。
RX_CLK和RXD[3:0]&RX_DV&RX_ER路径延时之差要小。
添
加约束之后，4路MII接口的光以太网数据通信就正常了。
图 9 MII时序图
正文结语：（阐明消息所述意义，使读者对消息的理解、感受加深，得到启示。
）本文阐述了时序分析基础，说明概念的同时进行了时序分析，通过时序分析理解建立时间和保持时间。
也通过在DT6000S项目上的实例说明，时序分析的重要性。
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