一位全减器的设计
一位全减器
实验一 1位二进制全减器设计一、实验目的1．熟悉Quartes II集成开发软件的使用；2．初步熟悉PH-1V型实验装置的使用；3 . 学习用原理图输入法和文本输入法进行简单的数字电路设计，掌握系统仿真，学会分析硬件测试结果。
二、实验内容与要求1．采用原理图输入法和文本输入法分别实现，分层设计，底层由半减器（也用原理图输入法）和逻辑门组成；2．建立波形文件，并进行系统仿真，用软件验证设计结果；3. 在仿真正确的情况下，对1位二进制半加/减器分别下载到实验箱中做硬件测试三、实验原理及设计思路根据一位二进制全减器的工作原理，可得其真值表为（如下：cin表示低位向本位借位。
cout 表示本位向高位借位)由EDA教程中全加器的顶层设计描述及半加器调用可类比到全减器的设计，可由先对半减器进行描述，然后进行两次调用。
半减器的工作时的逻辑表达式为：so=a XOR b ；co=(NOT a)AND b 四、实验程序（程序来源：EDA技术实验教程）LIBRARY IEEE ; ——或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one;LIBRARY IEEE; ——半减器描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_suber ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_suber;ARCHITECTURE fh1 OF h_suber isBEGINso <= a xor b ;co <= (not a )AND b ;END ARCHITECTURE fh1;LIBRARY IEEE; ——1位二进制全减器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_suber ISPORT (ain,bin,cin : IN STD_LOGIC;cout,sum : OUT STD_LOGIC );END ENTITY f_suber;ARCHITECTURE fd1 OF f_suber ISCOMPONENT h_suber ——调用半减器声明语句PORT ( a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END COMPONENT ;COMPONENT or2a ——调用或门声明语句PORT (a,b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f : STD_LOGIC; ——定义3个信号作为内部的连接线BEGINu1 : h_suber PORT MAP(a=>ain,b=>bin,co=>d,so=>e); ——例化语句u2 : h_suber PORT MAP(a=>e, b=>cin,co=>f,so=>sum);u3 : or2a PORT MAP(a=>d, b=>f,c=>cout);END ARCHITECTURE fd1 ;五、实验步骤：1.打开Quartes II软件，建立工程文件，注意工程名要与实体名一致：2、打开QuartusII,选择菜单File->New->VHDL.File,建立vhdl文件，将以上程序输入并进行编译；3、建立波形文件，并进行系统仿真，注意设置仿真结束时间以及添加结点；4、输入信号波形Tools->Options->Waveform Editor，进行功能仿真Tools->Simulator Tools，在Simulator Mode选择Functional，仿真表生成后点击Start开始仿真，完成后点击Report结果如下图所示；5、引脚锁定,及设置流程对各管脚进行分配，将ain分配给53，bin分配给54，cin分配给55。
用VHDL结构描述设计一全减器
下面再将或门的VHDL程序描述如下：
ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate;
ARCHITECTURE orgate_arc OF orgate IS BEGIN O1<= A1 OR B1; END orgate_arc;
I1 I2
U0 halfsub
temp_T
ห้องสมุดไป่ตู้
U1
FT
C_OUT
BEGIN U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1); U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2); U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT); END fullsub_arc; 图中虚线框各元件之间 halfsub 的连线命名。temp_T将第一 temp_c2 个半减器的差位输出连到第 C_IN 二个半减器的输入端。信号 temp_c1 temp_c1将第一个半减器的借 U2 位输出连至“或”门的一个输入 端，信号temp_c2将第二个半 减器的借位输出连至“或”门的 另一个输入端。 用三个元件调用语句定义这三个连接关系。
用VHDL结构描述设计一全减器，全减器可由两个 半减器和一个或门组成。
I1 I2 C_IN
U0 temp_T U1 FT halfsub halfsub temp_c2 temp_c1 U2 C_OUT
首先用VHDL的行为描述设计半减器：
ENTITY halfsub IS PORT(A,B:IN BIT; T,C:OUT BIT); END halfsub; ARCHITECTURE halfsub_arc OF halfsub IS BEGIN PROCESS(A,B) BEGIN T<= A XOR B AFTER 10 ns; C <= (NOT A) AND B AFTER 10 ns; END PROCESS; END halfsub_arc;
一位全减器课程设计
一位全减器课程设计一、课程目标知识目标：1. 学生能理解全减器的基本原理，掌握全减器的电路组成和功能。
2. 学生能运用所学知识，分析全减器的逻辑功能，解释全减器在实际电路中的应用。
3. 学生了解全减器与其他逻辑门的关系，能正确区分全减器与半减器的区别。
技能目标：1. 学生能运用所学知识，设计简单的全减器电路，并进行模拟验证。
2. 学生能通过实际操作，分析全减器电路的故障现象，并提出解决方案。
3. 学生具备一定的电路图识别能力，能读懂并绘制全减器电路图。
情感态度价值观目标：1. 培养学生对电子电路的兴趣，激发他们探索电子世界的热情。
2. 培养学生的团队协作精神，使他们学会在小组合作中共同解决问题。
3. 培养学生具备良好的学习习惯，树立严谨的科学态度，提高他们的自主学习能力。
课程性质：本课程为电子技术基础课程，以理论教学与实践操作相结合的方式进行。
学生特点：学生具备一定的电子技术基础知识，对全减器有一定了解，但对实际应用和电路设计尚不熟练。
教学要求：结合学生特点，注重理论与实践相结合，注重培养学生的动手操作能力和创新能力。
在教学过程中，关注学生的个体差异，因材施教，使学生在掌握全减器知识的基础上，提高综合运用能力。
通过具体的学习成果，对学生的学习效果进行评估，确保课程目标的达成。
二、教学内容1. 全减器的基本原理：包括全减器的定义、作用及其在数字电路中的应用。
- 教材章节：第三章第三节《全减器与加法器》- 内容：全减器的工作原理、逻辑表达式、真值表。
2. 全减器的电路组成：分析全减器电路的各个部分，探讨其功能及相互关系。
- 教材章节：第三章第四节《全减器电路的设计》- 内容：全减器电路的组成部分，如输入端、输出端、借位端等。
3. 全减器与其他逻辑门的关系：介绍全减器与半减器、与非门等逻辑门的联系与区别。
- 教材章节：第三章第五节《各类逻辑门的特性与应用》- 内容：全减器与其他逻辑门的功能对比，应用场景。
用74LS138和门电路设计1位二进制全减器
1、用3线—8线译码器74LS138和门电路设计1位二进制全减器，输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号（74LS138的逻辑框图如图所示）。
CO---向高位的借位； Y---两位数之差；C I ---来自低位的借位； 真值表如下：其中A 2=A 0；A 1=A 1；A 0=C I
故：
Y=m 1+m 2+m 4+m 7;CO=m 3+m 5+m 6+m 7; 其逻辑图如下：
Y
1
2、试用8选1数据选择器74LS152和必要的门电路设计一个路灯控制电路，要求在四个不同的地方都能独立地开灯和关灯，画出逻辑电路图（74LS152的逻辑框图如图所示）。
i
i i m D A A A D A A A D Y ∑==++⋅⋅=7
01270120Λ图 74LS152的逻辑框图
D3D2D1D0Y
A0A1A2D7
D6D5D474L S 152
m
m
m
m
其中A3,A2,A1,A0分别代表四个不同的地方；Y代表灯；1代表亮，或是开关闭合；0代表灯灭；Y=A3(m1+m2+m4+m0)
对照着所给的逻辑表达式可得：
D0=D1=D2=D4=A3
D3=D5=D6=D7=0; A2=A2;A1=A1;A0=A0;
故逻辑图如下所示：
A3
Y
1。
全加器全减器设计实验报告
全加器全减器设计实验报告1. 引言全加器和全减器是数字电路中常用的基本电路模块之一。
全加器用于将两个二进制数相加，全减器用于将两个二进制数相减。
在本实验中，我们将设计并实现一个4位的全加器和一个4位的全减器电路。
2. 原理2.1 全加器全加器是由两个半加器和一个或门组成的电路。
一个半加器用于计算两个输入位的和，另一个半加器用于计算进位值。
将两个半加器的结果和进位值通过或门进行运算，即可得到全加器的输出。
如下图所示为全加器的逻辑电路图：其中，A和B为输入信号，用于表示待相加的两个二进制数的对应位；S为输出信号，表示两个输入数的对应位相加的结果；C为进位信号，表示相加时产生的进位。
2.2 全减器全减器是由两个半减器和一个与非门组成的电路。
与全加器类似，一个半减器用于计算两个输入位的差，另一个半减器用于计算借位值。
将两个半减器的结果和借位值通过与非门进行运算，即可得到全减器的输出。
如下图所示为全减器的逻辑电路图：其中，A和B为输入信号，用于表示待相减的两个二进制数的对应位；D为输出信号，表示两个输入数的对应位相减的结果；B为借位信号，表示相减时需要借出的位。
3. 设计和实现3.1 全加器设计根据2.1中的原理，我们可以使用两个半加器和一个或门来实现一个4位的全加器电路。
根据全加器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位（B0, B1, B2, B3）连接到两个半加器中，然后将两个半加器的和（S0, S1, S2, S3）通过或门进行运算。
此外，计算进位值需要使用到四个位的与门（And）。
具体电路图如下：3.2 全减器设计根据2.2中的原理，我们可以使用两个半减器和一个与非门来实现一个4位的全减器电路。
根据全减器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位取反连接到两个半减器中，然后将两个半减器的差（D0, D1, D2, D3）通过与非门进行运算。
全减器实验报告
全减器实验报告
实验目的：
通过对全减器的实验操作，了解全减器的定义、功能、结构等基本知识，掌握全减器的使用方法以及相关原理，并能够进行全减器的电路设计与搭建。
实验原理：
全减器是一种数字电路，根据二进制数学原理，全减器用于将两个二进制数相减，得到差以及借位信息。
全减器的主要功能是实现两个二进制数的减法运算，但是由于差为负数时，无法实现借位，所以需要在电路中进行特殊的设计，以实现差为负数时的运算。
实验器材：
数字电路实验箱、数字万用表、全减器电路芯片、电路设计图等。
实验步骤：
1.根据实验设计图，将全减器电路芯片与其他器材连接，保证电路的正常工作。
2.将二进制数 A 和 B 分别输入到全减器中，通过电路实现 A -
B 的减法运算。
3.通过数字万用表验证电路的输入和输出是否正确，避免操作错误导致实验结果不准确。
4.在完成一次计算后，将全减器清零，准备进行下一次计算操作。
实验结果：
在实验过程中，根据实验设计图正确搭建了全减器电路，通过输入二进制数 A 和 B，实现了减法运算，并在数字万用表上验证了电路的输入和输出正确。
在清零全减器后，可以进行下一次减法计算操作。
实验结论：
通过本次实验，深入理解了全减器的概念和工作原理，掌握了全减器电路的设计和搭建方法，增强了数字电路实验的操作技能和实验能力。
总结：
数字电路作为电子工程学科的基础知识，对于电子工程师以及相关专业的学生非常重要。
本次实验不仅让我深入了解了全减器的概念和工作原理，也让我从实践中学会了电路搭建和调试的方法，同时也感受到了实验的乐趣和挑战。
一位减法器的设计
《电子技术课程设计报告》题目：一位减法器学院：专业：班级：姓名：指导教师：2009年12月18日目录1．课程设计的目的 (1)2．课程设计题目描述和要求 (1)3．课程设计报告内容 (1)4．总结 (11)1.课程设计目的课程设计是某门课程的总结性教学环节，是培养学生综合运用本门课程及有关先修课程的基本知识去解决某一实际问题的基本训练，加深对该课程知识的理解。
在整个教学计划中,它起着培养学生独立工作能力的重要作用。
通过本课程设计, 主要训练和培养学生的以下能力:（1）查阅资料：搜集与本设计有关部门的资料(包括从已发表的文献中和从生产现场中搜集)的能力；（2）方案的选择：树立既考虑技术上的先进性与可行性,又考虑经济上的合理性，并注意提高分析和解决实际问题的能力；（3）迅速准确的进行工程计算的能力,计算机应用能力；（4）用简洁的文字,清晰的图表来表达自己设计思想的能力。
2.课程设计题目描述和要求2.1题目描述：本次课程设计是设计一个一位减法器。
任意输入两个一位数通过减法器进行减法运算。
2.2要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路（2）用LED管显示3.课程设计报告内容3.1 设计方案的选定与说明。
所设计的一位减法器由计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。
计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器。
（1）但根据要求及设计的简单，此设计方案采用集成电路实现，设计框图如下图所示：（2）逻辑函数表达式1．补码加减运算的基本公式补码加法的基本公式为：整数 [A]补+[B]补=[A+B]补(mod 2n+1)小数 [A]补+[B]补=[A+B]补(mod 2)即补码表示肋两个数在进行加法运算时，可以把符号位与数位同等处理，只要结果不超出机器能表示的数值范围，运算后的结果按2n+1取模(对于整数)；或按2取模(对于小数)，就能得到本次加法的运算结果。
实验四 全减器
实验四 全减器一、实验目的设计并实现一个一位减法器 二、实验原理半减器不考虑低位向本位的借位。
一位半减器由两个输入、两个输出。
表1 半减器真值表输入 输出 Bi Ai Di Ci 0 0 0 0 0 1 1 1 1 0 1 0 11由真值表可得到函数表达式：Bi Ai Bi Ai Di += Bi Ai Ci =在下图中，“进位入”Ci -1是指低位的进位输出，“进位出”Ci 即是本位的进位输出。
Ai Bi A BCDDi CiC D 半减器半减器≥Ci-1原理图如下：全减器（被减数）Ai(减数)Bi（差）Di (借位出)Ci真值表：输入输出Ci-1Bi Ai Si Ci 0000000000000000000011111111111111111111根据真值表写出逻辑表达式：111i i i i i i i i i i D A B C A B C A B C ---=++三、实验步骤1、建立工程fullsub,新建VHDL 文件输入以下代码保存为fullsub1.vhdl 。
打开addern.vhdl 文件，选择File → Creat/Update → Creat Symbol Files for Current Files 生成顶层符号文件。
（参考实验一、二）----------------------半减器程序 library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity halfsub is port(a,b:in std_logic; d,c:out std_logic); end halfsub;architecture half1 of halfsub is begind<=((a and (not b))or ((not a)and b)); c<=(not a)and b; end half1;-----------------------------------全减器程序 library ieee;use ieee.std_logic_1164.all; entity fullsub1 isport(ai,bi,ci:in std_logic; di,co:out std_logic); end fullsub1;architecture full1 of fullsub1 iscomponent halfsub-----------声明半减器调用 port(a,b:in std_logic;d,c:out std_logic); end component;signal halfsub1_d,halfsub1_c,halfsub2_c:std_logic;begin----------------------------------------------------------调用半减器 halfsub1:halfsub port map (ai,bi,halfsub1_d,halfsub1_c); halfsub2:halfsub port map (halfsub1_d,ci,di,halfsub2_c); co<=(halfsub1_c or ci); end full1;2、新建一个Block Diagramm/Schematic File 原理图文件，，在空白处双击添加生成的顶层原理图，并连接input 、output （输入输出管脚）重命名后如图所示，保存文件fullsub.bdf 。
一位全减器的设计
EDA技术实用教程
课题报告
课题名称：一位全减器的设计
院系：
专业：电子信息工程
组员：
设计流程:
一、一位半减器的设计
一位半减器程序如下; 其中x,y 是输入，diff 是输出差，s_out 是借位输出, sub_in 为借位输入。
library ieee;
use ieee.std_logic_1164.all; entity h_suber is
port (x,y : in std_logic; diff,s_out : out std_logic ); end h_suber;
architecture hdlarch of h_suber is begin process(x,y) begin
diff <= x xor y;s_out <= (not x) and y; end process; end hdlarch;
半减器逻辑表达式:
半减器真值表：
输入输出
x y diff s_sout
0000
0111
1010
1100半减器波形图如下：
半减器封装图：
二、一位全减器的设计
一位全减器设计结构图：sub_in为借位输入,clk是输入延迟信号用来消除仿真图中出现的毛刺现象
一位全减器逻辑表达式：
一位全减器真值表：
一位全减器波形图：
一位全减器封装图：。
数电报告全加全减器的设计
实验二：组合逻辑电路的设计
一．实验目的
1． 了解74LS00，74LS86芯片的内部结构和功能； 2． 了解全加器和全减器的结构和功能； 3． 进一步熟悉逻辑电路的设计和建立过程。
二．实验原理
用74LS00，74LS86芯片实现全加全减（M=0全加，M=1全减）组合逻辑电路
该逻辑电路的真值表： 函数S 的卡诺图‘ Ci B A S ⊕⊕=
函数Co 的卡诺图
0 1 0 1
Co⊕
）
=
B Ci
+
+
Ci
（A
M
B
）（
M，A，B，Ci分别代表四个输入端，S，Co分别为两个输出端，电路图如下图：
函数S的电路图
图一
函数Co的电路图
图二
三．实验内容
1．按图一搭建逻辑电路，先将输入都分别接在开关上，输入输出接在小灯上，测试实验结果，与真值表进行对照。
再将A接在Vpp=5V，f=1KHz 的方波上，将输出S接在示波器上，对比A与S的波形。
2．按图二搭建逻辑电路，先将输入都分别接在开关上，输入输出接在小灯上，测试实验结果，与真值表进行对照。
再将A接在Vpp=5V，f=1KHz 的方波上，将输出Co接在示波器上，对比A与Co的波形。
四．实验结果。
EDA一位二进制全减器设计
实验一 1位二进制全减器设计一、实验目的1．熟悉EDA 技术开发流程；2．熟悉Quartes II 集成开发软件的使用；3．初步熟悉PH-1V 型实验装置的使用；4．学习用原理图输入法和文本输入法进行简单的数字电路设计。
二、实验要求1.用文本输入法和原理图输入法分别实现一位二进制全减器的设计。
2.进行时序波形仿真，并分析仿真波形图3.在仿真正确的情况下，对1位二进制全减器分别下载到实验箱中做硬件测试。
三、设计思路/原理图（1）一位全减器的设计表一、半减器真值表（so 差值 co 向高位的借位）表二表二、全减器真值表（cin 低位来的借位 cout 向高位的借位）根据半减器真值表可以用文本输入法（VHDL 语言）设计出半减器，，再根据全减器的真值表通过文本输入法（VHDL 语言）调用两个半减器构成一个全减器。
此外还可以通过原理图输入法设计出半减器，然后通过两个半减器和一个或门构成一个全减器。
实验原理图如下（1）由半减器真值表可画出其原理图如下：将半减器设计成可调用元件如下：h_sub insta bco so(2)由全减器的真值表可以画出原理图如下:四、实验程序(1)一位半减器文本描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_sub ISPORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END ENTITY h_sub;ARCHITECTURE fh1 OF h_sub is BEGINso<=NOT(a XOR (NOT b));co<=(NOT a)AND b; END ARCHITECTURE fh1; (2)或门逻辑描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a ISPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END ENTITY or2a;ARCHITECTURE one OF or2a IS BEGIN c<=a OR b;END ARCHITECTURE one;ne;(3)一位二进制全减器顶层文件描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_sub ISPORT (ain,bin,cin:IN STD_LOGIC; cout,sub:OUT STD_LOGIC); END ENTITY f_sub;ARCHITECTURE fd1 OF f_sub ISCOMPONENT h_sub—调用半减器的声明语句PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;COMPONENT or2a—调用或门的声明语句PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;BEGINu1:h_sub PORT MAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句u2:h_sub PORT MAP(a=>e,b=>cin,co=>f,so=>sub);u3:or2a PORT MAP(a=>d,b=>f,c=>cout);END ARCHITECTURE fd1;五、实验步骤1、建立工作库文件和编辑设计文件(1)在D盘新建一个文件夹用来保存工程文件(2)打开QuartusⅡ8.0软件，选择菜单File->New->VHDL File，点击OK后在打开的界面下输入已经设计好的程序。
全减器设计
用半减器跟或门ห้องสมุดไป่ตู้成全减器电路图
程序
底层文件设计：半减器
1，布尔方程描述方法：
2，真值表描述法设计半减器
底层文件：或门
1位二进制全减器顶层设计描述
时序仿真结果
电路图综合
欢迎学习交流，本人联系qq:565768900
相对全减器半减器不用考虑低位的借位diffx?yxy?xysoutx?y全减器真值表x是被减数y是减数sunin是低位从本位的借位sout是本位从高位的借位diff是本位的差
全减器设计
学校：郑州大学 姓名：金义飞 班级：测控一班
半减器真值表
相对全减器，半减 器不用考虑低位的 借位
diff=x'y+xy'=x⊕y s_out=x'y
x是被减数，y是减数， s_out是本位从高位的借 位,diff是本位的差。
全减器真值表
diff=xyz+x'y'z+x'yz'+xy'z'=x⊕y⊕z s_out=x'y+x'z+yz
(sub_in用z代替）
x是被减数，y是减数，sun_in是 低位从本位的借位，s_out是本位 从高位的借位,diff是本位的差。
用3线8线译码器74LS138和门电路设计1位二进制全减器
1、用3线—8线译码器74LS138和门电路设计1位二进制全减器，输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号（74LS138的逻辑框图如图1.1所示）。
CO---向高位的借位； Y---两位数之差；C I ---来自低位的借位；
故：
Y=m 1+m 2+m 4+m 7;CO=m 3+m 5+m 6+m 7; 其逻辑图如下：
Y
2、试用8选1数据选择器74LS152和必要的门电路设计一个路灯控制电路，要求在四个不同的地方都能独立地开灯和关灯，画出逻辑电路图（74LS152的逻辑框图如图2.1所示）。
i i i m D A A A D A A A D Y ∑
==++⋅⋅=7001270120 图2.1 74LS152的逻辑框图
D3
D2D1
D0
Y A0A1
A2
D7
D6D5D4
74L S 152
m m m
m
其中A3,A2,A1,A0分别代表四个不同的地方；Y代表灯；1代表亮，或是开关闭合；0代表灯灭；
Y=A3(m1+m2+m4+m0)
对照着所给的逻辑表达式可得：
D0=D1=D2=D4=A3
D3=D5=D6=D7=0; A2=A2;A1=A1;A0=A0;
故逻辑图如下所示：
A3
Y
1。
全加器与全减器设计.
WHEN OTHERS=>NULL;
END CASE;
END PROCESS;
END ARCHITECTURE one;
三、总结
本次关于全加器与全减器的设计是由本组三人共同合作配合完成，知道了合作完成任务的重要性。
通过这次课程设计，加强了我们思考和解决问题的能力，巩固数字逻辑电路的理论知识，进一步发现自身的优点与不足：当面对问题时我们能冷静的想出解决问题的思路，同时也会去付诸实施。然而，在处理事情的过程中，也遇到了一些困难，我们虚心的与同学讨论，向老师请教。
WHEN"0011"=>S<='0';D<='1';
WHEN"0100"=>S<='1';D<='0';
WHEN"0101"=>S<='0';D<='1';
WHEN"0110"=>S<='0';D<='1';
WHEN"0111"=>S<='1';D<='1';
WHEN"1000"=>S<='0';D<='0';
总的来说，我认为这次的数电设计课程对我们来说都受益匪浅。课程设计反映的就是一个理论到实际应用的过程，更远一点可以联系到毕业以后从学校转到踏入社会的一个过程，我们要培养和同学间的合作，自身的动脑与努力是必然的，合作可能是更为重要的，但都是以后上社会工作必不可少的。
用元件例化方法实现全减器
用元件例化方法实现全减器一、项目内容：用元件例化方法实现全减器。
二、设计思路：首先设计半减器，然后利用例化语句将半减器和或门元件连接起来，构成全减器的顶层设计文件。
最后经时序仿真验证设计的正确性。
三、流程图：图1设计流程图四、全减器模块图：图2设计流程图本图中diff表示输出差，s_out为借位输出，sub_in是借位输入五、设计主程序：（1）底层文件1：实现或门操作module or2a(a,b,c);input a,b;output c;wire c;assign c=a|b;endmodule（2）底层文件2：实现一位半减器module h_subber(x,y,diff,s_out);input x,y;output diff;reg diff;output reg s_out;wire[1:0] xyz;assign xyz={x,y};always@(xyz)begincase(xyz)2'b00:begin diff<=1'b0;s_out<=1'b0;end2'b01:begin diff<=1'b1;s_out<=1'b1;end2'b10:begin diff<=1'b1;s_out<=1'b0;end2'b11:begin diff<=1'b0;s_out<=1'b0;endendcaseendendmodule（3）顶层文件：实现一位全减器module f_subber(x,y,sub_in,diffr,sub_out);input x,y;input sub_in;output diffr;wire diffr;output sub_out;wire d,e,f;h_subber u1(.x(x),.y(y),.diff(d),.s_out(e));h_subber u2(.x(d),.y(sub_in),.diff(diffr),.s_out(f));or2a u3(.a(f),.b(e),.c(sub_out));endmodule六、波形图及正确性判断设计时序仿真选用Q uartusⅡ9.0实现（1）或门仿真波形及真值表：表1或门真值表图3底层文件1仿真波形（2）半减器波形仿真及真值表：表2半减器真值表图4底层文件2仿真波形（3）全减器波形仿真及真值表：表3一位全减器真值表图5顶层文件仿真波形七、遇到的问题及注意事项：由于本设计采用例化语句实现一位全减器，刚开始时我犯了一个错误，误把所有.v文件放在一个项目中导致无法实现三个时序仿真，后来将各个设计底层文件时单独建工程实现编译及时序仿真，确认无误后，在顶层文件进行全程编译时，再将或门和半减器这两个底层文件加入到顶层工程中去，最终时序仿真结果除存在些许延时现象，结果与真值表一致，从而完成设计。
全加器和全减器的设计实验报告
实验全加器和全减器的设计实验报告姓名：刘梦梦学号：15336113一．预习报告：<手写版>二．实验报告：1.设计过程全加器：1）通过真值表分析得到Sum = (A⊕B)⊕C(N)C(N+1) = AB + C(N)(A⊕B)由于实验过程中没有或门可以供使用，所以对C(N+1)的形式做变更。
C(N+1) =A,B,C(N)的产生使用74LS197，即sum可使用两个74LS86实现，C(N+1)可使用三个74LS00与非门和一个74LS86异或门实现。
用proteus软件进行仿真测试：2）使用74LS138译码器实现，可以实现三个变量的逻辑函数。
Y0-Y7代表着输入变量的全部最小项。
通过真值表可以得到Sum = =C(N+1) = =即使用两个四输入与非门74LS20即可实现用proteus软件进行电路仿真测试：全减器：1）通过真值表分析得到Sum = (A⊕B)⊕C(N)C(N+1) = BC(N) + (B⊕C(N))由于实验过程中没有或门可以供使用，所以对C(N+1)的形式做变更。
C(N+1) =A,B,C(N)的产生使用74LS197，即sum可使用两个74LS86实现，C(N+1)可使用三个74LS00与非门和一个74LS86异或门实现,其中的实现可以将A接入一个与非门，达到取反。
用proteus软件进行仿真测试：2）使用74LS138译码器实现，可以实现三个变量的逻辑函数。
Y0-Y7代表着输入变量的全部最小项。
通过真值表可以得到Sum = =C(N+1) ==即使用两个四输入与非门74LS20即可实现用proteus软件进行电路仿真测试：2.实验过程全加器：1）利用门电路实现。
使用74ls197构成十六进制计数器产生8421码作为A,B,C(N)的信号输入，将CP0接连续脉冲10kHz，Q0和CP1，连接，Q2，Q1，Q0分别作为A,B,C(N),将A,B接入74ls86，其输出和C(N)再一起接入74ls86，输出即为sum。
用3线8线译码器74LS138和门电路设计1位二进制全减器
1、用3线—8线译码器74LS138和门电路设计1位二进制全减器，输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号（74LS138的逻辑框图如图1.1所示）。
CO---向高位的借位； Y---两位数之差；C I ---来自低位的借位；
故：
Y=m 1+m 2+m 4+m 7;CO=m 3+m 5+m 6+m 7; 其逻辑图如下：
Y
2、试用8选1数据选择器74LS152和必要的门电路设计一个路灯控制电路，要求在四个不同的地方都能独立地开灯和关灯，画出逻辑电路图（74LS152的逻辑框图如图2.1所示）。
i i i m D A A A D A A A D Y ∑
==++⋅⋅=7001270120 图2.1 74LS152的逻辑框图
D3
D2D1
D0
Y A0A1
A2
D7
D6D5D4
74L S 152
m m m
m
其中A3,A2,A1,A0分别代表四个不同的地方；Y代表灯；1代表亮，或是开关闭合；0代表灯灭；
Y=A3(m1+m2+m4+m0)
对照着所给的逻辑表达式可得：
D0=D1=D2=D4=A3
D3=D5=D6=D7=0; A2=A2;A1=A1;A0=A0;
故逻辑图如下所示：
A3
Y
1。
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EDA技术实用教程
课题报告
课题名称：一位全减器的设计
院系：
专业：电子信息工程
组员：
设计流程:
一、一位半减器的设计
一位半减器程序如下; 其中x,y 是输入，diff 是输出差，s_out 是借位输出, sub_in 为借位输入。
library ieee;
use ieee.std_logic_1164.all; entity h_suber is
port (x,y : in std_logic; diff,s_out : out std_logic ); end h_suber;
architecture hdlarch of h_suber is begin process(x,y) begin
diff <= x xor y;s_out <= (not x) and y; end process; end hdlarch;
半减器逻辑表达式:
半减器真值表：
输入输出
x y diff s_sout
0000
0111
1010
1100半减器波形图如下：
半减器封装图：
二、一位全减器的设计
一位全减器设计结构图：sub_in为借位输入,clk是输入延迟信号用来消除仿真图中出现的毛刺现象
一位全减器逻辑表达式：
一位全减器真值表：
一位全减器波形图：
一位全减器封装图：。