Verilog项目设计报拔河游戏机
vhdl拔河游戏实验报告
VHDL拔河游戏机的设计一、设计要求：用7个发光二极管排列成一行，模拟拔河过程。
游戏开始时只有中间的发光二极管点亮，作为拔河的中心线。
用按键来模拟拔河队员，按下键表示用力，根据甲乙双方按键的快慢与多少，决定亮点移动的方向。
移到任一方终端二极管时，该方获胜，该方记分牌自动加分，然后开始下一局的比赛。
比赛采用五局三胜制，甲乙双方各自记分。
当记分牌清零后，重新开始下一场拔河比赛。
(1)、设置“比赛开始”按键，实现一对一拔河；(2)、设置复位键，按下后比分清零，双方重新开始比赛；(3)、一场比赛结束时演奏一首欢快的曲子；选做：甲乙双方可选一到多个队员进行比赛或自拟其它功能。
二、采用器件及软件环境：硬件：EPM7128SLC84-15 开发版软件：QUARTUS软件及windows2000操作系统三、系统设计：1、概述：使用ispLSl1016E芯片，使用ispEXPERT下载到芯片，采用74LS162计数，采用数字电路实现系统设备模拟测试2、设计思想：8个发光二极管用来模拟拔河的过程，中间一个灯为中线标志。
开始进行5秒的倒计时，然后进入游戏。
使用两个按钮，按钮产生脉冲信号，芯片根据两侧按钮信号的快慢，即1秒钟内的按键次数，控制中间的发光二极管的灯的熄灭，某一侧一秒内按的次数多，中间亮的灯就会向那一侧移动；当亮的灯到达最外侧的灯时，相应端的计数器计数加一，用以表示获胜的次数，在数码管上显示，并开始新的一局。
游戏期间使用右方的8*8点阵显示双方的拔河力度，即每秒按键的次数，同时加一个心跳显示的点阵视觉效果，来烘托气氛，并呈现给玩家计数的频率。
暂设计5局3胜，一方3胜后进入锁定状态，播放音乐，直到使用复位键重新开始游戏为止。
使用复位键可以在任何状态下，将计分板清零，标志灯回到中心并重新进行倒计时开始新游戏。
3、说明：中间灯亮表示中线；最外侧灯亮表示该端获胜；数码管计数表示获胜次数；复位键使游戏重新开始；点阵在游戏开始时进行5秒的倒计时显示，同时在比赛期间显示心跳动画效果和双方按键的力度显示。
fpga拔河游戏机课程设计
fpga拔河游戏机课程设计一、课程目标知识目标：1. 学生能够理解FPGA的基本原理和功能，掌握FPGA在数字电路设计中的应用。
2. 学生能够掌握拔河游戏机的硬件组成和软件编程，了解其工作原理。
3. 学生能够运用所学的数字电路知识，设计并实现一个简单的FPGA拔河游戏机。
技能目标：1. 学生能够运用FPGA开发工具，进行数字电路设计和编程。
2. 学生能够独立完成拔河游戏机的硬件连接和调试。
3. 学生能够通过团队协作，完成拔河游戏机的整体设计和制作。
情感态度价值观目标：1. 培养学生热爱科学，积极探索数字电路领域的兴趣。
2. 培养学生面对问题，勇于挑战，解决问题的能力。
3. 培养学生团队协作精神，提高沟通与交流能力。
课程性质：本课程为实践性较强的课程，结合理论知识，让学生在实际操作中掌握FPGA的应用。
学生特点：学生具备一定的数字电路基础，对FPGA有一定了解，但实际操作经验不足。
教学要求：教师需引导学生掌握FPGA拔河游戏机的理论知识，注重实践操作，培养学生的动手能力和团队协作能力。
通过课程学习，使学生能够将所学知识应用于实际项目中，提高解决实际问题的能力。
二、教学内容本课程教学内容主要包括以下三个方面：1. 数字电路基础知识：- 复习数字电路的基本概念、逻辑门电路、组合逻辑电路和时序逻辑电路。
- 介绍FPGA的基本原理、结构及其在数字电路设计中的应用。
2. FPGA开发工具及编程：- 学习FPGA开发软件（如VHDL/Verilog）的基本操作和语法。
- 掌握FPGA编程方法，学会设计简单的数字电路。
3. 拔河游戏机设计与实现：- 分析拔河游戏机的硬件组成，包括FPGA芯片、输入输出接口、显示模块等。
- 学习拔河游戏机的软件编程，实现游戏逻辑、界面显示等功能。
- 学习拔河游戏机的硬件连接和调试方法。
教学大纲安排：1. 数字电路基础知识（2课时）2. FPGA开发工具及编程（3课时）3. 拔河游戏机设计与实现（5课时）教材关联：1. 《数字电路与逻辑设计》相关章节，了解数字电路基本原理和设计方法。
EDAVerilog拔河游戏机报告
课程设计(论文)任务书电气与电子工程学院电子信息工程专业2013-2 班一、课程设计(论文)题目拔河游戏机二、课程设计(论文)工作自 2015 年12 月28 日起至2016 年1 月 8 日止。
三、课程设计(论文) 地点: 电子测控实验室四、课程设计(论文)内容要求：1）课程设计任务：1）设计一个能进行拔河游戏的电路2）电路使用8个（或7个）发光二极管，开机后只有中间两个（或中间一个）发亮，此即拔河的终点。
3）游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点就移动一次。
4）亮点移动到任意一端的终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。
5）用数码管显示获胜者的盘数。
6）*在亮点移动到中端二极管是蜂鸣器报警一方获胜。
2）课程设计论文编写要求（1）课程设计任务及要求（2）总体电路设计（3）模块设计---给出各个模块的详细设计思路（4）管脚绑定---列表或截图给出管脚绑定情况（5）仿真及FPGA开发板调试---给出运行仿真波形截图，分析运行结果。
（6）设计体会与小结---设计遇到的问题及解决办法，通过设计学到了哪些新知识，巩固了哪些知识，有哪些提高。
（7）参考文献（必须按标准格式列出，可参考教材后面的参考文献格式）（8）报告按规定排版打印，要求装订平整，否则要求返工；（9）课设报告的装订顺序如下：封面---任务书---中文摘要---目录----正文---附录(代码及相关图片)（10）严禁抄袭，如有发现，按不及格处理。
3）课程设计评分标准：（1）学习态度：10分；（2）系统设计：20分；（3）代码调试：20分；（4）回答问题：20分；（5）论文撰写：30分。
4）课程设计进度安排进度安排：本设计持续10天，其中最后一天为答辩时间。
第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备；第3-4天：完成设计与验证方案，经指导老师验收后进入模块电路设计；第5-7天：完成模块电路设计，进行代码输入，并完成代码的初步仿真；第8-9天：代码功能仿真正确，约束设计，综合、下载，实现设计目标，并指导老师验收设计；整理设计资料，撰写报告、准备答辩；第10天：验收合格后进行答辩。
Verilog项目设计报拔河游戏机样本
河海大学物联网工程学院Verilog HDL项目设计报告题目拔河游戏机专业电子科学与技术学号、授课班号6292758学生姓名徐子豪、杨诗欣指引教师华迪、齐本胜摘要和关键字为了掌握数字系统设计办法，掌握硬件描述语言——Verilog HDL，掌握模块化设计办法，掌握开发软件用法。
选取基于FPGA开发板设计拔河游戏机，使用两个按键进行比赛，运用按键按下快慢作为模仿双方选手拔河过程，led灯变化决定绳子位置，led灯到了一边后来比赛终结，整个过程难点在于，需要过滤信号，使按键产生信号稳定，因此程序中需要有按键消抖模块，同步需标记符来控制比赛开始与结束。
核心词：verilog 拔河比赛消抖模块标记符In order to master the design method of digital system，we must master the hardware description language -- Verilog HDL，grasp the modular design method and master the way of developing software. ChoiceTug of war game FPGA development board based on the design，the use of two button game，using key press speed as bothplayers tug of war of simulation，change led lamp decide the position of the rope，LED lights to the side after the end game，the difficulty lies in the whole process，need to filter the signal，the stable signal generated by the keys so，the procedure requires a key debounce module，also need to control the game's identifier and end start. Key words： Verilog tug shake-off module identifier.一、系统设计1 . 实验规定设计拔河游戏电路，用按键与LED表达输入与输出。
课程设计报告之电子拔河游戏机
课程设计报告之电子拔河游戏机
电子拔河游戏机是一款受到全球玩家喜爱的多人娱乐游戏，其机器可实现两两进行拔
河斗技，实现多人同时游戏的娱乐乐趣。
本课程设计的目的是设计一种电子拔河游戏机，
并实现多人进行拔河游戏。
首先，设计电子拔河游戏机的硬件系统。
该游戏机由触摸屏，多个LED指示灯，按键，声音设备，电机系统，外壳，电源等组件组成，其中触摸控制屏幕是控制系统的核心部件。
其次，确定电子拔河游戏机的功能模块。
包括系统检查，触摸屏按钮功能，按钮驱动，声音播放，LED显示等，本系统采用C语言编写程序控制硬件，实现功能。
最后，在完善电子拔河游戏机的实物实现前，需要进行软件模拟，使用Pro/E进行器
件实物三维建模，使用C语言实现功能模块程序，使用MATLAB搭建时序模型进行整机功
能模拟，以测试游戏机正常工作的性能。
本课程设计主要采用C语言和electronic前端工具设计电子拔河游戏机，实现多人
同时参与游戏，增加娱乐性。
通过本次课程设计，设计者掌握了硬件系统，软件设计及整
机功能模拟测试的相关知识，让我们更加深入地了解电子游戏机的设计和实现技术。
FPGA的Verilog HDL拔河比赛设计
示意图
拔河LED 拔河 显示模块来自按键 模块主控制 电路模块
计分数码管 显示模块
分频
module Divided_Frequency(_10000HzOut,_25HzOut,_50MHzIn); input _50MHzIn; output _10000HzOut,_1HzOut; parameter width1=16,value1=2499; parameter width2=10,value2=499; reg _10000HzOut,_25HzOut; reg [width1-1:0] Count; [width1reg [width2-1:0] Cnt; [width2always @(posedge _50MHzIn) //2500*2*10000Hz=50MHz if (Count==value1) //Binary Counter(0~2499) begin Count <= 15'd0; _10000HzOut <= ~_10000HzOut; end else Count <= Count + 1'b1; always @(posedge _50MHzIn) //100 000*2*25Hz=50MHz if (Cnt==value2) //Binary Counter(0~99999) begin Cnt <= 15'd0; _25HzOut <= ~_25HzOut; end else Cnt <= Cnt + 1'b1; endmodule
//0 //1 //2 //3 //4 //5 //6 //7 ////-
程序示意电路图
演示结束！
always@(seg_in) case(seg_in) //g f e d c b a// 4'd0:segout<=7'b1000000; 4'd1:segout<=7'b1111001; 4'd2:segout<=7'b0100100; 4'd3:segout<=7'b0110000; 4'd4:segout<=7'b0011001; 4'd5:segout<=7'b0010010; 4'd6:segout<=7'b0000010; 4'd7:segout<=7'b1111000; 4'd8:segout<=7'b0111111; default:segout<=7'b1000000; endcase endmodule
课程设计报告之电子拔河游戏机
课程设计报告之电子拔河游戏机题目电子拔河游戏机设计成绩评定表目录一、设计任务以及要求--------------------------------------- 4二、总体框图----------------------------------------------------4三、选择器件----------------------------------------------------5四、功能模块----------------------------------------------------10五、总体设计----------------------------------------------------16六、实验感言----------------------------------------------------17一、设计任务以及要求1. 设计一个模拟拔河游戏机比赛的逻辑电路。
2. 电路使用15个电平指示灯排成一排，开机后只有中间一个点亮，以此作为拔河的中心线。
3. 比赛双方各持一个按键，迅速不断的按动产生脉冲，谁按得快，亮点向谁方向移动。
每按一次，亮点移动一次。
4. 移动到任何一方终端指示灯点亮，这一方得胜，此时双方按键均无作用，输出保持，只有经裁判按动复位后，恢复到中心线。
5. 显示器显示胜者的盘数。
二、总体框图1. 设计方案:(1)本课题所设计的拔河游戏机由15电平指示灯排列成一行，开机之后只有中间一个电平指示灯亮，以此作为拔河的中心线。
可逆计数器原始状态为0000，经译码后输出中间的电平指示灯亮。
游戏双方各持一个按键，迅速地、不断地按动产生脉冲信号，谁按得快，亮点向谁方向移动，每按一次，亮点移动一次。
移到任一方终端指示灯点亮，这一方就获胜，此时双方按键均无作用，输出保持，只有经裁判复位后才使亮点恢复到中心线。
(2)当一局比赛结束后,由点亮该终点灯的信号使电路封锁加减脉冲信号的作用.即实现电路自锁,使加减脉冲无效。
Verilog项目设计报拔河游戏机
河海大学物联网工程学院Verilog HDL项目设计报告题目拔河游戏机专业电子科学与技术学号**********、**********授课班号6292758学生姓名徐子豪、杨诗欣指导教师华迪、齐本胜摘要和关键字为了掌握数字系统的设计方法，掌握硬件描述语言——Verilog HDL，掌握模块化设计方法，掌握开发软件的使用方法。
选择基于FPGA开发板设计的拔河游戏机，使用两个按键进行比赛，利用按键按下的快慢作为模拟的双方选手拔河过程，led灯的变化决定绳子的位置，led灯到了一边以后比赛终止，整个过程的难点在于，需要过滤信号，使按键产生的信号稳定，所以程序中需要有按键消抖模块，同时需标识符来控制比赛的开始与结束。
关键词：verilog 拔河比赛消抖模块标识符In order to master the design method of digital system, we must master the hardware description language -- Verilog HDL, grasp the modular design method and master the way of developing software. ChoiceTug of war game FPGA development board based on the design, the use of two button game, using key press speed as both players tug of war of simulation, change led lamp decide the position of the rope, LED lights to the side after the end game, the difficulty lies in the whole process, need to filter the signal, the stable signal generated by the keys so, the procedure requires a key debounce module, also need to control the game's identifier and end start. Key words: Verilog tug shake-off module identifier.一、系统设计1 . 实验要求设计拔河游戏电路，用按键与LED表示输入与输出。
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河海大学物联网工程学院Verilog HDL项目设计报告题目拔河游戏机专业电子科学与技术学号1562910123、1562910125授课班号 6292758学生徐子豪、诗欣指导教师华迪、齐本胜摘要和关键字为了掌握数字系统的设计方法，掌握硬件描述语言——Verilog HDL，掌握模块化设计方法，掌握开发软件的使用方法。
选择基于FPGA开发板设计的拔河游戏机，使用两个按键进行比赛，利用按键按下的快慢作为模拟的双方选手拔河过程，led灯的变化决定绳子的位置，led灯到了一边以后比赛终止，整个过程的难点在于，需要过滤信号，使按键产生的信号稳定，所以程序中需要有按键消抖模块，同时需标识符来控制比赛的开始与结束。
关键词：verilog 拔河比赛消抖模块标识符In order to master the design method of digital system, we must master the hardware description language -- Verilog HDL, grasp the modular design method and master the way of developing software. ChoiceTug of war game FPGA development board based on the design, the use of two button game, using key press speed as bothplayers tug of war of simulation, change led lamp decide the position of the rope, LED lights to the side after the end game, the difficulty lies in the whole process, need to filter the signal, the stable signal generated by the keys so, the procedure requires a key debounce module, also need to control the game's identifier and end start. Key words: Verilog tug shake-off module identifier.一、系统设计1 . 实验要求设计拔河游戏电路，用按键与LED表示输入与输出。
（1）初始时，16个LED中间的两个点亮，然后游戏双方不停按动按键，点亮的两个LED向按动按键慢的一方移动；（2）每按动一下按键，LED向对方移动一格；（3）只要LED移动到头，游戏结束；（4）工作时钟100Hz即可；（5）完成全部流程：设计规文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。
2 . 方案对比脉冲信号方案：在选定一定的时间周期，检测按键A与按键B的产生的脉冲个数，进行比较，若A的脉冲数量大于B，则Led向A 方向移动，反之则向B方向移动，若相等则不动。
消抖模块方案给所定按键两个状态，一个前状态，一个后状态，当时钟时钟的脉冲沿来临时，将按键状态赋值给前状态，设置定时器，当计数计满后，前状态值赋给后状态，按键输出值为前状态和后状态的取反的并。
此方案当一直按住按键时，按键电平信号一直为高，取反后的变为低，可以避免一直按住而直接比赛结束的特殊情况。
3.系统框图由分频后的时钟信号模块控制按键信号模块，之后进入比较模块，若A的脉冲数大于B，则Led向A代表方向移动，反之则向B代表方向移动，若相等则不动。
由Led的位置决定使能端的开启与关闭，若移动至A或B的顶端，则使能端控制Led无法再移动。
4. 代码设计和说明（1）对于输入端口输出端口的定义，和寄存器，线网型变量的，以及计数常量的定义module project_ba(Clk,Rst_n,KEY1,KEY2,LED);input Clk;input Rst_n;input KEY1;input KEY2; //定义输入output [15:0] LED;//定义输出reg [27:0] Cnt;reg Clk_100hz;reg en;reg Key1_n;reg Key1_n_reg;reg Key2_n;reg Key2_n_reg;reg [3:0] t;reg [15:0] led;wire key1,key2;parameter CNT = 28'd49_999;（2）分频模块，将Basys3的100M系统时钟分频成为周期为10ms，100Hz频率always(posedge Clk or posedge Rst_n)beginif(Rst_n) beginCnt <= 28'd0;Clk_100hz <= 0;endelse if(Cnt == CNT) beginCnt <= 28'd0;Clk_100hz <= ~Clk_100hz;endelseCnt <= Cnt + 1'b1;end（3）按键消抖模块，给每一个按键两个状态，保证按键产生的信号可以消除抖动稳定。
always(posedge Clk or posedge Rst_n)begin if(Rst_n)begin Key1_n <= 0;Key2_n <= 0;endelse beginKey1_n <= Key1_n_reg;Key2_n <= Key2_n_reg;endendalways(*)beginif(Cnt == CNT) beginKey1_n_reg = KEY1;Key2_n_reg = KEY2;endelse beginKey1_n_reg = Key1_n;Key2_n_reg = Key2_n;endendassign key1 = Key1_n & (~Key1_n_reg);assign key2 = Key2_n & (~Key2_n_reg);（4）比较模块，每当时钟的上升沿，便比较A,B的脉冲个数，即谁按得快，输出就为1，否则就为0always(posedge Clk)begin if(t == 4'd0 || t == 4'd14)en <= 1'b0;elseen <= 1'b1;end（5）移动模块always(posedge Clk_100hz or posedge Rst_n )beginif(Rst_n)t <= 7;elseif(en)case({key1,key2})2'b10 : t <= t + 1'b1;2'b01 : t <= t - 1'b1;default:t <= t;endcaseend（6）译码模块，将得到的信号t转化为，Led的显示，最后赋值给Led输出端口,并且由数码管显示胜利的一方always(*)begincase(t)4'd0 : led = 16'b0000_0000_0000_0011;4'd1 : led = 16'b0000_0000_0000_0110;4'd2 : led = 16'b0000_0000_0000_1100;4'd3 : led = 16'b0000_0000_0001_1000;4'd4 : led = 16'b0000_0000_0011_0000;4'd5 : led = 16'b0000_0000_0110_0000;4'd6 : led = 16'b0000_0000_1100_0000;4'd7 : led = 16'b0000_0001_1000_0000;4'd8 : led = 16'b0000_0011_0000_0000;4'd9 : led = 16'b0000_0110_0000_0000;4'd10: led = 16'b0000_1100_0000_0000;4'd11: led = 16'b0001_1000_0000_0000;4'd12: led = 16'b0011_0000_0000_0000;4'd13: led = 16'b0110_0000_0000_0000;4'd14: led = 16'b1100_0000_0000_0000;default : led = 16'b0000_0000_0000_0000;endcaseendassign LED = led;endmodule二、结果与讨论1、仿真代码`define clk_period 10 //定义时钟周期module BaTB();reg Clk;reg Rst_n;reg KEY1，KEY2;wire[15:0] LED;project_ba u0(.Clk(Clk),.Rst_n(Rst_n),.KEY1(KEY1),.KEY2(KEY2),.LED(LED));initialbegin Clk = 0; endalways #(`clk_period /2) Clk = ~ Clk; initial beginKEY1 = 0;KEY2 = 0;#(`clk_period * 10) ;Rst_n = 1;#(`clk_period * 10);Rst_n = 0; KEY1 = 1;KEY2 = 0;#(`clk_period * 100);KEY1 = 1;KEY2 = 0;#(`clk_period * 100);KEY1 = 1;KEY2 = 0; endendmodule2、仿真波形可以看到一直给Key1施加高电平时钟信号，Led灯的高电平一直向1方向的led灯方向移动，由此可得仿真成功。
3、问题与分析在仿真成功以后生成比特流文件时一直显示错误无法成功，之后在请教其他同学以后，共同分析后发现，一开始设计中的数码管模块无法在结束后对应显示，于是便删除了数码管模块，在led移动到一端后便是游戏结束标志。
4、结果在分析出问题兵解决之后，将程序烧写到fpga开发板上，设计的功能都能实现，于是上板验证也成功。