BlackBox的封装

（一）如何将自己写的verilog模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。

详细的参考信息如下：1. 什么是BlackBox- 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。

当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。

这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。

- 通常付费IP都会以BlackBox的形式2. 如何使用BlackBox- BlackBox网表可以是EDIF或NGC文件。

- 每个BlackBox网表都需要有一个与之相对应的HDL文件来注明它的端口。

这个HDL只说明BlackBox的端口信息，而不提供具体实现信息。

这个只提供端口信息的HDL文件称为Wrapper。

Wrapper的名字通常需要与BlackBox网表的名字相同。

- 在ISE工程中使用BlackBox时只需要将它的Wrapper添加到工程中。

然后像普通的模块一样在其上层声明和例化就可以使用。

- BlackBox网表文件可以放在ISE工程目录中，也可以放在其他任意文件夹内。

当不放在ISE工程目录时，需要在Translate属性中将Macro Search Path指向这个目录。

多个目录使用"|"分割。

3. 如何制作BlackBox- BlackBox只是普通网表而已。

XST的综合结果就可以直接作为BlackBox使用。

- 通常BlackBox外部还会连接其他逻辑，所以BlackBox中一般不插入IOBUF。

在XST属性中去除Insert IO Buffer的选项。

注：NGC网表文件不能进行仿真，要下到板子里测试！（二）在Sysgen中，3种将嵌入式处理器加入Simulink的方法1）Black Box模块Black Box可以导入符合规范要求的任何HDL设计，其提供了最灵活的设计方式，但同时设计的复杂度也最高。

所有的总线和接口可根据需要在System Generator模型设计中灵活连接，具备对处理器的完全控制能力。

（1）可综合的HDL代码要求实体名称不能与System Generator当前设计中其他模块冲突。

可以使用双向端口，但在System Generator中不显示出来，体现在产生的网表文件的HDL代码中。

对于Verilog类型的Black Box，模块和端口名称必须是小写字母表示，并且必须遵守HDL的编写标准。

时钟（包括时钟和时钟使能）端口在VHDL下必须是std_logic类型，在Verilog下必须是单比特类型。

HDL模块中，时钟和时钟使能（clk和ce）必须成对出现，如果存在多个时钟对，Black Box在硬件实现时只提供一个系统时钟（System_clk)，不同的时钟使能（ce1，ce2等）构成不同频率时钟。

时钟名字必须含有字符串clk时钟使能的命名规则跟时钟类同，将其对应时钟clk处换成ce即可，必须对应。

不支持下降沿触发。

（2）Configuration Wizard的配置System Generator提供Black Box的可配置向导，用户很方便地将HDL 代码导入System Generator设计，然后系统根据HDL自动生成对应的可配置M文件，该M 文件导入Black Box即完成整个操作。

当设计中添加一个Black Box模块时，可配置向导会自动启动。

注：在添加Black Box之前，要将HDL文件放在当前设计工程的文件夹中。

选中要导入的文件，点击Open按钮。

注：可配置向导生成可配置M文件一般不需要手动修改即可使用，但少数情况下需要用户手动修改才能使用，具体体现如下：如果HDL模型设计中存在组合逻辑路径，则必须调用SysgenBlockDescriptor对象的tagAsCombinational方法。

可配置向导只能识别导入的顶层模块，添加与顶层模块相关的子模块必须通过调用addFile函数在配置M文件中修改。

可配置向导生成的模块是单速率的，即所有端口的速率都是一样的，但实际中各个端口的速率往往是不一样的，需要手动修改。

（3）可配置M文件可配置M函数采用面向对象的接口：模块描述符对象SysgenBlockDescriptor和端口描述符对象SysgenPortDescriptor。

I.设置顶层实体：setEntityName语法： this_block.setEntityName('foo');II.语言选择%使用VHDL Module:this_block.setTopLevelLanguage('VHDL');%使用Verilog Module:this_block.setTopLevelLanguage('Verilog');注：Configuration Wizard配置界面中，根据用户选择HDL文件的不同语言，会自动在可配置M文件的相应位置产生上述语句。

III.端口定义Black Box的端口定义提供了配置端口属性、位宽、数据类型以及采样速率。

%添加新端口addSimulinkInport addSimulinkOutportthis_block.addSimulinkInport('din');this_block.addSimulinkOutport('dout');注：其中的字符就是端口名字，必须小写，且与导入的HDL模块中的名字一致，否则会报错。

也可以调用setSimulinkPorts函数来实现输入、输出端口的添加，函数有两个输入参数：第一个参数是输入端口组成的胞元数组，第二个参数是由输出端口组成的胞元数组。

%获取端口对象din=this_block.port('din');注：还有两个函数inport和outport用来返回对象的端口下标，其值为1到所有输入、输出端口总数之间的一个整数。

%配置端口类型dout=this_block.port('dout');dout.setWidth(12);dout.setBinPt(8);dout.makeUnsigned();或者：dout=this_block.port('dout');dout.setType('Ufix_12_8');注：Black Box支持单比特端口（如std_logic)或者向量端口(如std_logic_vector(0 downto 0))的HDL代码，但对于二者的处理略有不同。

System Generator 默认端口为向量端口，因此当端口为单比特时，需要通过方法useHDLVector来修改其默认设置，当其参数为真时，意味着向量端口，否则为单比特端口：eHDLVector(true); %向量端口eHDLVector(false); %单比特端口%设置端口采样率 setRatedout.setRate(N);N为正整数，意味着采样周期包含N个系统周期，也就是说其采样速率为系统时钟的1/N。

如果端口的采样频率不是一个常数，是变化的，可通过SysgenPortDescriptor类的setConstant方法来实现。

%动态输出端口Black Box的最大特点就是输出端口的数据类型和采样速率可以动态配置。

SysgenPortDescriptor提供了设定端口动态可配置的成员变量，通过监测输入端口动态修改成员变量来达到目的。

具体如下通过port函数获得输入端口的位宽和速率input_width = this_block.port('din').width;input_rate = this_block.port('din').rate;SysgenBlockDescriptor对象提供了布尔型成员变量inputTypeKnown和inputRatesKnown，来判断端口类型和位宽配置信息是否被传递到模块。

在成员变量inputTypeKnown和inputRatesKnown的判断语句中嵌入对输出端口配置来达到动态调整输出端口的目的。

if(this_block.inputTypesKnown)dout.setWidth(this_block.port('din').width);endif(this_block.inputRatesKnown)dout.setRate(this_block.port('din').rate*2);endIV.Black Box时钟无论是单速率系统还是多速率系统，System Generator都要求时钟和时钟使能信号（clk、ce）必须成对出现。

采样.addClkCEPair函数来定义Black Box的时钟和时钟使能信号。

该函数有3个参数：第一个参数HDL代码中的时钟信号名字；第二个参数是HDL代码中的时钟使能信号；第三个参数是定义时钟信号和时钟使能信号之间的速率关系。

其中，时钟端口信号必须包含字符串clk，时钟使能信号必须包含字符串ce，除了clk和ce外，二者其余部分必须相同。

速率参数不是Simulink模块的采样速率，它是一个正整数，代表了系统时钟速率和相应的时钟使能速率的比值。

addClkCEPair('clk_3','ce_3',3);V.模块中是否含有组合逻辑路径如果设计中包含组合逻辑路径，由于收入端口的任何改变都会导致无时钟驱动的输出端口发生变化，因此必须通过tagAsCombinationa方法在可配置M函数中进行说明，其语法如下：this_block.tagAsCombinational;2）PicoBlaze模块PicoBlaze模块最容易使用，当然其灵活度也是最小。

Xilinx公司的PicoBlaze微控制器模块利用PicoBlaze宏实现了一个8位的嵌入式控制器，通常只需要一个块RAM来存储程序。

设计人员可以通过PicoBlaze汇编语言完成设计。

PicoBlaze处理器完成8bit的微处理功能，适用于比较复杂、非时间状态机以及数据处理等应用中。

PicoBlaze用Slice构建，不需要额外的硬件资源，并且System Generator中所有的逻辑都可以与其连接，非常灵活。

Step1:点击Xilinx Blockset---Index---PicoBlaze Micorcontroller，添加到相应位置，默认情况下PicoBlaze Micorcontroller端口不满足设计要求时，双击PicoBlaze Micorcontroller，点击Basic标签，修改版本为PicoBlaze3，取消选项Display internal state。