基于fpga的四选一数据选择器和一位全加器的设计
基于FPGA的4位全加器实验
试验一 4位全加器实验1．实验原理．实验原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。
该位的进位信号。
全加器的真值表如表1所示。
所示。
表1 全加器真值表全加器真值表输入输入输出输出AiBi Ci-1 Si Ci0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 111114位全加器可以采用四个1位全加器级连成并行相加串行进位的加法器，位全加器级连成并行相加串行进位的加法器，实实现框图如图1所示，其中CSA 为1位全加器。
由图可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
之后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
图1 4位串行进位加法器实现框图位串行进位加法器实现框图在图1中，A 和B 为加法器的输入位串，对于四位全加器则位宽为4位，D 为加法器输出位串，和输入位串相同，C 为进位输入( Ci ) 或输出或输出( Co )。
实现代码为：实现代码为：module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout;input[3:0] ina,inb; input cin;assign {cout,sum}=ina+inb+cin; endmodule2．实验目的．实验目的⒈熟悉⒈熟悉 ISE9.1 开发环境，掌握工程的生成方法；开发环境，掌握工程的生成方法； ⒉了解⒉了解 V erilog HDL 语言在语言在 FPGA 中的使用；中的使用； ⒊了解4位全加器的V erilog HDL 语言实现。
语言实现。
3．实验内容．实验内容⒈用V erilog HDL 语言设计4位全加器，进行功能仿真验证。
实验四 组合逻辑电路的设计(数据选择器和全加器)
实验四组合逻辑电路的设计（数据选择器和全加器）一、实验目的1．熟悉各种常用 MSI 组合逻辑电路的功能与使用方法。
2．掌握多片 MSI 组合逻辑电路的级联、功能扩展。
3．掌握使用数据选择器和全加器设计组合逻辑电路。
4．进一步培养查找和排除数字电路常见故障的能力。
二、实验器件1． 74LS151 八选一数据选择器。
2． 74LS283 四位二进制全加器。
三、实验原理1.数据选择器又叫多路开关。
数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入选择一个并将其送到一个公共的输出端。
它的功能类似一个多掷开关。
2. 74LS151 为互补输出的 8 选 1 数据选择器，选择控制端（地址端）为A、 B、 C，按二进制译码，从 8 个输入数据中选择一个需要的数据送到输出端 Y， S 为使能端，低电平有效。
当 S=0 时，若 CBA=000 时，则选择D0 数据到输出端，即 Y= D0 ，若 CBA=001时，则选择D1数据到输出端，即 Y= D1，其余类推。
引脚图如图11，功能表如表8所示。
当函数输入变量数大于数据选择器地址端时，可以选用一个或几个变量做数据。
3. 全加器是数字系统尤其是计算机中最基本的运算单元电路，其主要功能是实现二进制数算数加法运算，所谓全加器是指既考虑低位来的进位也考虑对高位进位的加法器。
以串行方式完成全加运算的逻辑电路，称为串行全加器；以并行方式完成全加运算的逻辑电路，称为并行全加器。
我们常用的是具有超前进位功能的 4 位全加器 74LS283，是典型的中规模二进制超前进位全加器。
C0 是最低位的进位输入，C4 为相加后的进位输出，它可以完成 A 4A 3A 2A1 +B4B3B2B1 +C0 =C 4S3S2S1S0 二进制加法运算，其引脚图如图12 所示，功能表如表 9 所示。
四、实验内容1、用八选一数据选择器 74LS151 设计一个 8421BCD 非法码检测电路，当输入为非法码组时，输出为 1,否则为零。
实验二 四选一多路选择器的设计
实验二四选一多路选择器的设计姓名：庞啟明学号：1112120110 专业：自动化一、实验目的进一步熟悉QuartusⅡ的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。
二、实验原理if_else条件语句描述方式，以过程语句引导的顺序语句，适合描述复杂逻辑系统的行为描述语句。
(1)以模块定义语句关键词module_endmodule引导完整的电路模块。
(2)以input和output语句引导模块的外部端口。
(3)以reg等关键词定义模块内将出现的相关信息的特征和数据类型。
(4)以always @ 等关键词引导对模块逻辑功能描述的语句。
负责描述电路器件的内部逻辑功能和电路结构。
三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位宽为1。
当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。
五、实验步骤设计流程：1、编辑和输入设计文件(1)、新建一个文件夹如D：\MUX41 ,本工程所有文件将存放在此目录中。
1）输入VHDL源程序打开QuartusII,选择菜单File->New。
选择Verilog HDL File，输入源程序。
2）文件存盘选择File->Save As命令，找到已设立的文件夹D：\MUX41，存盘文件名应与实体名一致，存盘为MUX41.v。
当出现语句“do you want to create…..”的对话框，选择“是”自动创建工程。
这里先选择“否”，即暂时不创建工程流程。
实验一 FPGA VHDL四选一数据选择器的设计
实验二四选一数据选择器的设计1实验目的（1）进一步熟悉和掌握Qartus II的使用方法；（2）掌握FPGA实验箱使用方法；（3）学习和掌握电路原理图的设计流程1．实验内容使用Qartus II的元件库，通过元件图的方式设计具有4选1功能的数据选择器，并使用FPGA实验箱对程序进行硬件下载，验证。
2．实验条件开发软件：Qartus II 8.0实验设备：FPGA实验箱拟用芯片：Altera EP3C55F484C83．实验设计1)系统原理根据4选1数据选择器的工作原理，有公式：S0S1A S1S0S1S0S1S0Y=+B+C+DS1S0可见，要实现功能，需要6个输入，一个输出。
其中是数据选S1S0择端，A,B,C,D是数据输入端。
由输出高低电平（开关信号）决定数据的输出和传送。
2)电路原理图建立原理图。
元件项使用四个三接口与门和一个四接口的与门，以及两个非门构成。
实验原理比较简单，就是用来实现四选一功能的实现。
如图2-1所示图2-1 4选1数据选择器的原理图3)电路波形图工程编译完成后，必须对其功能和时序性质进行仿真测试。
下图就是实现仿真后的波形，满足原设计要求。
如图2-2所示。
图2-2 四选一数据选择器仿真后的波形4)引脚锁定和硬件测试为了能够对乘法器进行硬件验证，应将其输入信号锁定在芯片确定的引脚上，编译下载。
其锁定输入信号、输出信号如下图2-3。
‘图2-3 四选一数据选择器引脚锁定5)编译文件下载编译文件下载结果如图2-4所示。
图2-4 四选一数据选择器编译文件下载4．实验结果使用实验箱旁边的频率信号低的4个信号做输入信号，通过FPGA 实验箱上的蜂鸣器发出的声音频率快慢来测试实验是否成功。
A输入接入1HZ信号 B输入接入4HZ信号C输入接入8HZ信号 D输入接入16HZSO输入接入L8开关 S1输入接入L7开关Y输出接入蜂鸣器可得实验结果如下表表2-1所示L7=关,L8=关L7=关,L8=开L7=1,L8=开L7=开,L8=开发声频率很慢慢较快快表2-1 开关不同位置时蜂鸣器发声状态实验箱结果如图2-5所示图2-5 实验箱进行试验5．心得体会通过这次实验，让我学习到了如何在Qartus II中使用原理图的方式做出所需要的功能器件。
基于FPGA实现四选一选择器的设计
基于FPGA实现四选一选择器的设计摘要本文是基于FPGA的四选一选择器的设计：基于FPGA在数据选择方面的优势，把FPGA作为选择器的控制核心；主要研究如下：软件部分——四选一选择器程序。
针对数据选择器的设计，对FPGA进行了型号选择，使用VHDL语言在型号FLEX10K/20RC208-4上编写了四选一选择器的程序，通过使能端的控制，从而达到四选一的功能。
硬件部分——使用protel画出原理图并作出PCB板。
本设计采用了单八路模拟开关CD4051，通过输入端的控制，选择一路信号，通过ADC0804模数转化，输出8路信号给FLEX10K/20RC208-4，经FLEX10K/20RC208-4处理后，接TCL7528后，将数字信号转换为模拟信号并输出。
本文通过软件和硬件的两个方面的设计，实现了四选一选择器的功能。
关键词：FPGA ；VHDL ；PROTEL ；选择器内蒙古科技大学毕业设计说明书（毕业论文）FPGA implementation based on four selected design of a selectorAbstrateThis article is based on a choice selection of four FPGA Design: FPGA-based data selection in the advantages of the FPGA as a selector control center; main research are as follows:Software parts - 4 election a choice program. Design for data selection, model selection on the FPGA, using the VHDL language in the model FLEX10K/20RC208-4 four selected to write a program selector, by enabling the client to control, so as to achieve a function of four elections.Hardware - protel schematic drawing and make a PCB board. This design uses a single eight-way analog switches CD4051, through the control input, select the way the signal, ADC0804 module through the transformation of the output signal 8 to FLEX10K/20RC208-4, by FLEX10K/20RC208-4 treatment, then TCL7528, will digital signal is converted to analog signals and output.In this paper, two aspects of hardware and software design, implementation, choose one of four selector functions.Keywords: FPGA ; VHDL ; ROTEL ; selectorI目录摘要 .............................................................................................................................................. Abstrate (I)第一章绪论 01.1 FPGA简介 01.1.1 FPGA发展现状 01.1.2 FPGA的发展趋势 (1)1.1.3 FPGA基本结构 (1)1.1.4 FPGA的特点 (3)1.1.5 FPGA选型 (4)1.1.6 FPGA设计原则 (5)1.2本论文研究的主要内容 (6)第二章FPGA芯片设计 (7)2.1 BTYG-EDA实验开发系统简介 (7)2.1.1 BTYG-EDA实验开发系统特点 (7)2.1.2 BTYG-EDA实验开发系统资源介绍 (7)2.1.3 主芯片引脚和外部硬件连接关系 (7)2.2 FLEX10K/20RC208-4 (11)2.3 本章小结 (13)第三章MAX+plus II软件和VHDL语言――软件部分 (14)3.1 MAX+plus II开发软件 (14)3.1.1 MAX+plus II功能特点 (14)3.1.2 MAX+plus II系统要求 (15)3.1.3 MAX+plus II设计流程 (15)3.2 VHDL语言简介 (18)3.2.1 VHDL基本介绍 (18)3.2.2 VHDL语言的特点 (19)3.2.3 VHDL系统优势 (20)II内蒙古科技大学毕业设计说明书（毕业论文）3.2.4 VHDL程序基本结构 (20)3.3 MAX十plus II中硬件描述语言输入的设计过程 (21)3.3.1 输入VHDL文件 (21)3.3.2 将文件指定为设计项目 (21)3.3.3 项目编译 (22)3.3.4 项目仿真 (22)3.4 程序仿真介绍及仿真图 (22)3.5本章小结 (24)第四章protel99——硬件部分 (25)4.1 protel简介 (25)4.1.1 Protel99SE的功能特点 (25)4.1.2 用Protel99SE进行电路设计的步骤 (26)4.2 四选一选择器的原理图及各元件介绍 (26)4.3 本章小结 (33)第五章总结与展望 (34)5.1 取得的成果 (34)5.2 工作展望 (34)参考文献 (35)附录A (36)附录B (37)致谢 (39)III第一章绪论1.1 FPGA简介1.1.1 FPGA发展现状当今社会是数字化的社会，是数字集成电路广泛应用的社会，数字集成电路本身在不断地进行更新换代。
基于fpga的四选一数据选择器和一位全加器的设计
ENTITY mux21 ISPORT(A,B,S : IN BIT;Y : OUT BIT);END ENTITY mux21;ARCHITECTURE one OF mux21 ISBEGINY <= A WHEN S= '0' ELSE B;END ARCHITECTURE one;ENTITY xor2 ISport(a,b : in bit;c : out BIT);end entity xor2;ARCHITECTURE one OF xor2 ISbeginc <= '0' when a=b else '1' ;end ARCHITECTURE one;ENTITY mux41 ISPORT(A,B,C,D,S1,S2 : IN BIT;Y : OUT BIT);END ENTITY mux41;ARCHITECTURE ons OF mux41 IS COMPONENT mux21PORT(A,B,S : IN BIT;Y : OUT BIT);END COMPONENT;COMPONENT xor2port(a,b : in bit;c : out bit);END COMPONENT;SIGNAL d1,e,f : bit ;BEGINu1 : mux21 PORT MAP(A=>A,B=>B,S=>S1,Y=>e); u2 : mux21 PORT MAP(A=>C,B=>D,S=>S2,Y=>f); u3 : xor2 PORT MAP(a=>S1,b=>S2,c=>d1);u4 : mux21 PORT MAP(A=>e,B=>f,S=>d1,Y=>Y); END ARCHITECTURE ons;（四选一）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT(A,B : IN STD_LOGIC;CO,SO : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder ISBEGINSO <= NOT(A XOR (NOT B));CO <= A AND B;END ARCHITECTURE fh1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b : IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT(ain,bin,cin : IN STD_LOGIC;cout,sum : OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adderPORT(A,B : IN STD_LOGIC;CO,SO : OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f : STD_LOGIC;BEGINu1 : h_adder PORT MAP(A=>ain, B=>bin, CO=>d, SO=>e); u2 : h_adder PORT MAP(A=>e, B=>cin, CO=>f, SO=>sum); u3 : or2a PORT MAP(a=>d, b=>f, c=>cout);END ARCHITECTURE fd1;LIBRARY IEEE;（一位全加器）。
实验一四选一数据选择器的设计
实验⼀四选⼀数据选择器的设计实验⼀四选⼀数据选择器的设计⼀、实验⽬的1、熟悉Quartus II软件的使⽤。
2、了解数据选择器的⼯作原理。
3、熟悉EDA开发的基本流程。
⼆、实验原理及内容实验原理数据选择器在实际中得到了⼴泛的应⽤，尤其是在通信中为了利⽤多路信号中的⼀路，可以采⽤数据选择器进⾏选择再对该路信号加以利⽤。
从多路输⼊信号中选择其中⼀路进⾏输出的电路称为数据选择器。
或：在地址信号控制下，从多路输⼊信息中选择其中的某⼀路信息作为输出的电路称为数据选择器。
数据选择器⼜叫多路选择器，简称MUX。
4选1数据选择器：（1）原理框图：如右图。
D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。
（2）真值表如下图：（3）逻辑图数据选择器的原理⽐较简单，⾸先必须设置⼀个选择标志信号，⽬的就是为了从多路信号中选择所需要的⼀路信号，选择标志信号的⼀种状态对应着⼀路信号。
在应⽤中，设置⼀定的选择标志信号状态即可得到相应的某⼀路信号。
这就是数据选择器的实现原理。
实验内容1、分别采⽤原理图和VHDL语⾔的形式设计4选1数据选择器2、对所涉及的电路进⾏编译及正确的仿真。
三、实验条件Quartus II实验环境四、实验与仿真原理图：D0 、D1、D2、D3 ：输⼊数据A1 、A0 ：地址变量由地址码决定从４路输⼊中选择哪１路输出。
（2）真值表如下图：仿真结果：St为功能端。
当st=1时y=0；当st=0时选择器才开始⼯作。
当a1a0=00时y=d0 a1a0=01时y=d1a1a0=10 时y=d2a1a0=11时y=d3完成了四选⼀的功能。
Vhdl编码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux4 isport(a0,a1,a2,a3:in std_logic;s:in std_logic_vector(1 downto 0);y:out std_logic);end mux4;architecture archmux of mux4 isbeginy<=a0 when s="00" elsea1 when s="01" elsea2 when s="10" elsea3;end archmux;仿真：当s=0时y=a1；当s=1时y=a1；当s=2时y=a2；当s=3时y=a3 。
FPGA 4位全加器的设计
目录一、设计原理 (1)二、设计目的 (1)三、设计内容 (2)四、设计步骤 (2)五、总结与体会 (6)4位全加器设计报告一、设计原理全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。
4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA 为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。
A 和B 为加法器的输入位串，对于4位加法器其位宽为4位，S 为加法器输出位串，与输入位串相同，C 为进位输入（CI ）或输出（CO ）。
实现代码为： 全加器真值表如下：module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout;input[3:0]ina,inb; input cin;assign {count,sum}=ina+inb+cin; endmodule二、设计目的⑴熟悉ISE9.1开发环境，掌握工程的生成方法。
⑵熟悉SEED-XDTK XUPV2Pro 实验环境。
⑶了解Verilog HDL 语言在FPGA 中的使用。
⑷了解4位全加器的Verilog HDL 语言实现。
输 入 输 出Xi Yi Ci-1 SiCi 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 11111三、设计内容用Verilog HDL语言设计4位全加器，进行功能仿真演示。
四、设计步骤1、创建工程及设计输入。
⑴在E：\progect\目录下，新建名为count8的新工程。
⑵器件族类型（Device Family）选择“Virtex2P”器件型号（Device）选“XC2VP30 ff896-7”综合工具（Synthesis Tool）选“XST(VHDL/Verilog)”仿真器（Simulator）选“ISE Simulator”⑶下面一直next和确定。
(VHDL实验报告)四选一数据选择器的设计
四选一数据选择器
乱弹的枇杷
二、实验目的
1、熟悉四选一数据选择器的工作原理。
2、进一步掌握VHDL顺序语句和并行语句的使用。
3、进一步熟悉QUARTUSⅡ软件的使用方法和VHDL输入的全
过程。
三、实验原理
在数字系统中常需要将多路数据有选择地分别传送到公共
数据线上去，完成这一功能的逻辑电路称为数据选择器。 数据选择器是一种通用性很强的中规模集成电路，它的用 途很广。
3）点击 Add Hardware 按钮，出现 Add Hardware 对话框，在 Add Hardware 对话 框中，从 Hardware type 列表中选择所需要硬件类型，如果是 USB 接口的请参照用户使用手册 中的 USB 电缆的安装与使用，如果使用的是并口下载线则选取如下图 所示的硬件类型，点击 OK按钮，完成对硬件类型的设置。回到编程器硬件设置窗口， 点击 Close 按钮退出设置。则在 编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。 4）此次实验室所用的安装驱动的方式为：右键“我的电脑”--设备管理器--双击有 黄色问号通用USB--驱动程序--更新驱动程序--从列表或安装……--下一步--下一步--从磁盘安 装--浏览--在我的电脑D盘中选择找到USB bluster即可安装好驱动。 5）如果软件已运行一个工程，则在打开编程器的时候，编程器窗口会自动出现这个 工程文件要加载到目标器件的文件，如果要加载其它文件可以从其它地方进行添加更改。选好加 载文件后，再点选 Progam/Configure，编程模式选取 JTAG 模式，点击 STRAT进行文件加载， 直到加载进度变为 100%，文件成功加载完成。
五、实验步骤
基于FPGA的全加器的设计
实验二 全加器设计一、实验目的1、设计并实现一个一位全加器。
2、编写testbench 并仿真。
二、实验原理计算机中的加法器一般就是全加器，它实现多位带进位加法。
下面以一位全加器介绍。
一位全加器有三个输入、两个输出，见图2-1。
图2-1 一位全加器示意图图中的“进位入”C i-1指的是低位的进位输出，“进位出”Ci 即是本位的进位输出。
一位全加器的真值表见表2-1。
表2-1：输入输出C i-1 Bi Ai Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 01 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 11 1 1 1根据表2-1便可写出逻辑函数表达式：1111−−−−••+••+••+••=i i i i C Bi Ai C Bi Ai C Bi Ai C Bi Ai Si 11−−•+•+•=i i C Bi C Ai Bi Ai Ci全加功能的硬件实现方法有多种，例如：可以把全加和看作是Ai 与Bi 的半加和Hi 与进位输入C i-1的半加和来实现。
（被加数）Bi （被加数）Ai（进位入）C i-1（全加和）Si（进位出）Ci多位全加器就是在一位的原理上扩展而成的。
集成电路全加器有7480、7481、7483等。
实验源程序文件名是fulladder.vhd。
三、实验代码（含TESTBENCH）1、全加器代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fulladder ISPORT(a,b,cin:IN STD_LOGIC;s,co:OUT STD_LOGICM : out std_logic_vector(3 downto 0));--4位功能选择位M[3:0]，设置状态为0001，即16位拨码开关接到16位数据总线上。
EDA实验报告（四选一、四位比较器、加法器、计数器、巴克码发生器）
EDA实验报告（四选⼀、四位⽐较器、加法器、计数器、巴克码发⽣器）实验1 4选1数据选择器的设计⼀、实验⽬的1.学习EDA软件的基本操作。
2.学习使⽤原理图进⾏设计输⼊。
3.初步掌握器件设计输⼊、编译、仿真和编程的过程。
4.学习实验开发系统的使⽤⽅法。
⼆、实验仪器与器材1.EDA开发软件⼀套2. 微机⼀台3. 实验开发系统⼀台4. 打印机⼀台三、实验说明本实验通过使⽤基本门电路完成4选1数据选择器的设汁，初步掌握EDA设计⽅法中的设汁输⼊、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择⾼、低电平开关作为输⼊，选择发光⼆极管显⽰输出电平值。
本实验使⽤Quartus II软件作为设计⼯具，要求熟悉Quartus II软件的使⽤环境和基本操作，如设计输⼊、编译和适配的过程等。
实验中的设计⽂件要求⽤原理图⽅法输⼊，实验时，注意原理图编辑器的使⽤⽅法。
例如，元件、连线、⽹络爼的放巻⽅法和放⼤、缩⼩、存盘、退岀等命令的使⽤。
学会管脚锁定以及编程下载的⽅法等。
四、实验要求1.完成4选1数据选择器的原理图输⼊并进⾏编译；2.对设计的电路进⾏仿真验证：3.编程下载并在实验开发系统上验证设计结果。
五、实验结果管脚分配:N;如kne DteOwn LccatMi Pwecgj G【c^p I/ODo-l 2 GC6P I ifo Xfl-c t nk A Igt PHJ V21Bl NO AS-VLUTrifd2?B Irpjt PIW.VI DJ_W ^>VLVTTl(d 3? co1r(xt P1M IPS5a^Lumid 庐Cl Irpul P1W.KC654a>vivin(d 5* C213P1KLP2S M」JO a>vLum(d 6* C3Inpjt叽⼼：■? ^3-VLVTn(d I* GK incut PJWJtfH7B7JJ1 a>VLUTn(d8o v O J U X A7B7 M J S3-VLVTn(d9<wvx4fr?实验2 四位⽐较器⼀、实验⽬的1. 设计四位⼆进制码⽐较器，并在实验开发系统上验证。
eda实验报告(全加器,四选一数据选择器,交通灯)
浙师大数理与信息工程学院学生实验报告实验一简单组合逻辑电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。
用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。
2、实验内容用开关K7，K8作为输入设置，从输出指示LED观察OUT21,22,23,24等的变化。
3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shier isPort( k7,k8:in std_logic;out20,out21,out22,out23,out24:out std_logic); end shier;architecture sr of shier isbeginout20<=k7;out21<=not k7;out22<=k7 and k8;out23<=k7 or k8;out24<=k7 xor k8;end sr;波形仿真实验二三八译码器电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。
用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。
2、实验内容用开关K1，K2，K3，K4作为输入设置，组成一个高输出有效的三八译码器，从输出指示LED观察OUT1到OUT8随K1，K1，K3置值的改变而引起相应的变化。
3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shisan isport( a,b,c:in std_logic;y:out std_logic_vector(7 downto 0));end shisan;architecture one of shisan isbeginprocess(a,b,c)variable d:std_logic_vector(2 downto 0);begind:=(c&b&a);if d<="000" theny<="00000001";elsif d<="001" theny<="00000010";elsif d<="010" theny<="00000100";elsif d<= "011"theny<="00001000";elsif d<= "100"theny<="00010000";elsif d<="101"theny<="00100000";elsif d<="110" theny<="01000000";elsif d<="111" theny<="10000000";else null;end if;end process;end one;波形仿真实验四四选一数据选择器电路设计1、实验目的熟悉和了解VHDL语言涉及数字电路的流程，掌握完整的EDA设计方法。
实验二 数据选择器、译码器、全加器实验
实验二数据选择器、译码器、全加器实验一、实验目的1．熟悉数据选择器的逻辑功能。
2．熟悉译码器的工作原理和使用方法。
3．设计应用译码器的电路，进一步加深对它的理解。
4．掌握全加器的实现方法。
5．学习用中规模集成电路的设计方法。
二、实验所用器件和仪表1．双4选1数据选择器74LS153 1片2．双2-4线译码器74LS139 2片3．二输入四与非门74LS00 1片4．二输入四异或门74LS86 1片5．万用表6．示波器7．实验箱三、实验内容1．测试74LS153中一个4选1数据选择器的逻辑功能。
2．测试74LS139中一个2-4译码器的逻辑功能。
3．用2-4线译码器74LS139和与非门74LS00实现逻辑函数。
4．用两片2-4线译码器74LS139设计一个8通道的数据分配器。
5．用与非门74LS00和异或门74LS86设计一个全加器。
6．用数据选择器74LS153设计一个全加器。
四、实验接线图1．74LS153实验接线图和74LS153真值表4个数据输入引脚C0─C3分别接实验台上的10MHz、1MHz、500KHz、100KHz脉冲源。
变化地址选择引脚A、B和使能引脚G的电平，产生8种不同的组合。
观测并记录每种组合下数据选择器的输出波形。
图4.1 74LS153实验接线图表4.1 74LS153真值表2． 74LS139实验接线图和74LS139真值表图4.2 74LS139实验接线图 表4.2 74LS139真值表4个译码输出引脚Y0─Y3接电平指示灯。
改变引脚G 、B 、A 的电平，产生8种组合。
观测并记录指示灯的显示状态。
3． 用74LS139和74LS00实现逻辑函数F AB AB =+。
图4.3 74LS139实现逻辑函数的接线图 4． 用两片74LS139设计一个8通道的数据分配器。
图4.4 74LS139实现数据分配器的接线图A5． 使用74LS00和74LS86设计全加器。
i 1i 1i 1i i i i i i i i i i i iS A B C C (A B )C A B (A B )C A B ---=⊕⊕=⊕+=⊕⋅异或门的国标符号与非门的国标符号图4.5 全加器实验接线图6． 用数据选择器74LS153设计一个全加器。
四选一数据选择器课程设计
四选一数据选择器课程设计EDA课程设计报告题目：四选一数据选择器院系班级：设计者：指导老师：设计时间：目录目录............................................................... - 1 - 1、设计目的、要求......................................... - 2 -1.1、设计目的.......................................... - 2 -1.2、系统设计要求.................................. - 2 -1.3、设计工具.......................................... - 3 -2、设计原理及相关硬件................................. - 3 -2.1、系统设计方案及原理...................... - 3 -2.2、硬件原理.......................................... - 4 -3、主要模块设计............................................. - 5 -3.1、模块xy4 ........................................... - 5 -4、系统编译及仿真过程................................. - 6 -4.1、工程建立.......................................... - 6 -4.2、系统编译.......................................... - 7 -4.3、仿真.................................................. - 8 -5、硬件验证过程和分析................................. - 8 -5.1、引脚设置和保护.............................. - 8 -5.2、硬件下载.......................................... - 9 -6、实验参考程序........................................... - 12 -6.1、模块xy4 ......................................... - 12 -7、总结........................................................... - 14 -1、设计目的、要求1.1、设计目的了解并掌握一般设计方法，具备初步的独立设计能力；掌握用VerilogHDL语言程序的基本技能；提高综合运用所学的理论知识独立分析和解决问题的能力；进一步掌握EDA技术的开发流程，学习其独特的运用，进一步的提高自己的动手能力和知识领域。
FPGA——一位全加器
一位全加器的文本输入实验报告一、实验目的与要求通过此实验了解FPGA开发软件Quartus II的使用方法及VHDL的编程方法，学习用VHDL语言来描述1位全加器及电路的设计仿真和硬件测试。
二、实验设备SmartSOPC+多功能教学实验开发平台。
三、实验内容本实验的内容是建立一个1位全加器。
具体内容包括：（1）使用quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试；通过SmartSOPC实验箱上的按键KEY0-KEY2输入信号，分别为ain、bin、cin输出sum和count通过led6和led7指示（灯亮表示输出为“0”）。
四、实验步骤（1）启动quartus II 建立一个空白工程，然后命名为adder1b.qpf。
（2）新建VHDL源程序文件adder1b.vhd，输入程序代码并保存。
（3）编译前设置：1、选择目标芯片EP3C55F484C8。
2、选择配置器件的工作方式。
3、选择配置器件EPCS1和编程方式。
4、选择目标器件闲置引脚状态为输入三态。
5、锁定引脚。
set_location_assignment PIN_E13 -to led[6]set_location_assignment PIN_E11 -to led[7]set_location_assignment PIN_AB11 -to key[0]set_location_assignment PIN_AA11 -to key[1]set_location_assignment PIN_T21 -to key[2]6、再次进行全程编译。
（4）通过jtag下载程序到实验箱中，并将相应的短接帽插好，并将按键与相应FPGA 输出引脚连接好，观察实验现象。
（5）通过波形仿真，查看实验结果。
五、设计程序library ieee;use ieee.std_logic_1164.all;entity adder1b isport(ain , bin , cin : in std_logic;sum , count : out std_logic );end entity adder1b;architecture art of adder1b isbeginsum <= ain xor bin xor cin;count <= (ain and bin) or (ain and cin) or (bin and cin); end architecture art;六、实验结果及分析实验结果：（1）按照如下真值表，相应的小灯亮。
实验七 4选1多路选择器设计实验
实验七 4选1多路选择器设计实验一、实验目的进一步熟悉QuartusII 的VHDL 文本设计流程、组合电路的设计仿真和测试。
二、实验原理四选一多路选择器设计时，试分别用IF_THEN 语句、WHEN_ELSE 和CASE 语句的表达方式写出此电路的VHDL 程序，要求选择控制信号s1和s2的数据类型为STD_LOGIC;当s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’时，分别执行y<=a 、y<=b 、y<=c 、y<=d 。
三、程序设计其示意框图如下：其中输入数据端口为a 、b 、c 、d ，s1、s2为控制信号，Y 为输出。
令s0s1=“00”时，输出y=a ； 令s0s1=“01”时，输出y=b ； 令s0s1=“10”时，输出y=c ； 令s0s1=“11’ 时，输出y=d ；a输入 b 数据 c d真值表如下：四、VHDL仿真实验（1）用IF_THEN语句设计4选1多路选择器1.建立文件夹D：\alteral\EDAzuoye\if_mux41,启动QuartusII软件工作平台，打开并建立新工程管理窗口，完成创建工程。
图1 利用New Project Wizard创建工程mux412.打开文本编辑。
NEW→VHDL File→相应的输入源程序代码→存盘为mux41.vhd.。
图2 选择编辑文件类型源程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINs0s1<=s0&s1;PROCESS(s0s1,a,b,c,d)BEGINIF s0s1="00" THEN y<=a;ELSIF s0s1="01" THEN y<=b;ELSIF s0s1="10" THEN y<=c;ELSE y<=d;END IF;END PROCESS;END ARCHITECTURE if_mux41;3.综合运行，检查设计是否正确。
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ENTITY mux21 IS
PORT(A,B,S : IN BIT;
Y : OUT BIT);
END ENTITY mux21;
ARCHITECTURE one OF mux21 IS
BEGIN
Y <= A WHEN S= '0' ELSE B;
END ARCHITECTURE one;
ENTITY xor2 IS
port(a,b : in bit;
c : out BIT);
end entity xor2;
ARCHITECTURE one OF xor2 IS
begin
c <= '0' when a=b else '1' ;
end ARCHITECTURE one;
ENTITY mux41 IS
PORT(A,B,C,D,S1,S2 : IN BIT;
Y : OUT BIT);
END ENTITY mux41;
ARCHITECTURE ons OF mux41 IS COMPONENT mux21
PORT(A,B,S : IN BIT;
Y : OUT BIT);
END COMPONENT;
COMPONENT xor2
port(a,b : in bit;
c : out bit);
END COMPONENT;
SIGNAL d1,e,f : bit ;
BEGIN
u1 : mux21 PORT MAP(A=>A,B=>B,S=>S1,Y=>e); u2 : mux21 PORT MAP(A=>C,B=>D,S=>S2,Y=>f); u3 : xor2 PORT MAP(a=>S1,b=>S2,c=>d1);
u4 : mux21 PORT MAP(A=>e,B=>f,S=>d1,Y=>Y); END ARCHITECTURE ons;
（四选一）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT(A,B : IN STD_LOGIC;
CO,SO : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder IS
BEGIN
SO <= NOT(A XOR (NOT B));CO <= A AND B;
END ARCHITECTURE fh1;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2a IS
PORT(a,b : IN STD_LOGIC;
c : OUT STD_LOGIC);
END ENTITY or2a;
ARCHITECTURE one OF or2a IS
BEGIN
c <= a OR b;
END ARCHITECTURE one;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT(ain,bin,cin : IN STD_LOGIC;
cout,sum : OUT STD_LOGIC);
END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
COMPONENT h_adder
PORT(A,B : IN STD_LOGIC;
CO,SO : OUT STD_LOGIC);
END COMPONENT;
COMPONENT or2a
PORT(a,b : IN STD_LOGIC;
c : OUT STD_LOGIC);
END COMPONENT;
SIGNAL d,e,f : STD_LOGIC;
BEGIN
u1 : h_adder PORT MAP(A=>ain, B=>bin, CO=>d, SO=>e); u2 : h_adder PORT MAP(A=>e, B=>cin, CO=>f, SO=>sum); u3 : or2a PORT MAP(a=>d, b=>f, c=>cout);
END ARCHITECTURE fd1;
LIBRARY IEEE;
（一位全加器）。