1-数字电子设计部分六进制同步减法计数器

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数电课设——六进制同步加法计数器(无效状态为000_101)数电课设

一、六进制同步加法计数器(无效状态为010 100)二、基于74163芯片仿真设计157进制加法计数器一：1.1 课程设计的目的和要求1.1.1 课程设计的目的1 学会使用数字电子实验平台2 熟悉各个芯片和电路的接法3 熟练掌握设计触发器的算法4 懂得基本数字电子电路的功能，会分析，会设计1.1.2 课程设计的要求1 六进制同步加法计数器（无效状态为000 101）。

2 实验用两片74LS112，一片74LS00,一片74LS08芯片完成。

1.1.3 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N进制。

计数器不仅有加法计数器，也有减法计数器。

一个计数器如果如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。

同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。

1.2 设计过程 1.2.1 状态图000 001 011 101 110 111图1.2.1 状态图1.2.2 卡诺图00 01 11 10000 010 100 xxx xxx 101 001 111输出卡诺图00 01 11 10 1 0 0 x x 10 1Q 2n次态卡诺图00 01 11 10 11 0 x x 011Q n次态卡诺图00 01 11 10 0 1 1 x x 01Q n次态卡诺图0 Q 1nQ 0nQ 2n Q 1nQ 0n Q 2n1Q 1nQ 0n Q 2n0 1Q 1nQ 0n Q 2n 0111.2.3 驱动方程和状态方程：状态方程：Q2n+1= Q2n Q1n Q0n+ Q2n Q0nQ1n+1= Q1n+ Q0n Q1nQ0n+1=Q1n Q0n+ Q2n Q1n Q0n驱动方程：J2=Q1n Q0n K2=Q0nJ1= 1 K1=Q0nJ0=Q1n K0= Q2n Q1n1.3设计电路图设计电路实验结果可通过数字显示器的数字变化检验，较直观易懂，容易验证电路是否正确。

六进制减法器仿真

六进制减法器仿真（原创版）目录1.六进制减法器的概念与原理2.六进制减法器的设计方法3.六进制减法器的仿真过程4.六进制减法器的应用领域正文一、六进制减法器的概念与原理六进制减法器是一种能够实现六进制数减法的数字电路。

在计算机中，减法操作可以通过加法来实现，即将被减数取反后与减数相加。

六进制减法器的原理同样如此，但它的操作数和结果都是六进制数。

为了实现这一功能，六进制减法器需要具备六进制数的表示和计算能力。

二、六进制减法器的设计方法设计六进制减法器需要考虑以下几个方面：1.六进制数的表示：六进制数使用 0-5 这六个数字表示，每位上的数字乘以 6 的相应次方，然后将各位的结果相加得到该六进制数的值。

2.六进制减法的实现：将被减数和减数都转换为补码形式，然后按照位进行相减。

若被减数的某一位小于减数的对应位，则需要向高位借位。

3.进位处理：在六进制减法中，进位与借位操作是同时进行的。

当某一位的结果大于等于 6 时，需要进位，即向高位加 1。

三、六进制减法器的仿真过程为了验证六进制减法器的正确性，需要对其进行仿真。

仿真的过程包括以下几个步骤：1.编写仿真程序：根据六进制减法器的原理和设计方法，编写相应的仿真程序。

2.输入测试数据：将被减数和减数输入到仿真程序中，确保它们都是六进制数。

3.运行仿真程序：运行仿真程序，得到六进制减法器的输出结果。

4.分析结果：将输出结果与理论结果进行对比，验证六进制减法器的正确性。

四、六进制减法器的应用领域六进制减法器主要应用于计算机系统中的六进制数运算。

由于六进制数具有基数较小、表示范围较窄、计算效率较高的特点，它在一些特定领域，如数据压缩、密码学等，有着广泛的应用。

六进制同步加减法计数器课设报告

课程设计任务书目录1 数字电子设计部分 (1)2 模拟电子设计部分 (8)2.1 课程设计的目的与作用................................ 错误!未定义书签。

2.1.1课程设计....................................... 错误!未定义书签。

2.2 设计任务、及所用multisim软件环境介绍............... 错误!未定义书签。

2.3 电路模型的建立...................................... 错误!未定义书签。

2.4 理论分析及计算...................................... 错误!未定义书签。

2.5 仿真结果分析........................................ 错误!未定义书签。

2.6 设计总结和体会...................................... 错误!未定义书签。

2.7 参考文献............................................ 错误!未定义书签。

正文（宋体，小四）1 数字电子设计部分题目一三进制二进制同步减法计数器的设计（无效态001，010）一．课程设计的目的1、了解串行序列信号检测器的工作原理和逻辑功能2、掌握串行序列信号检测器电路的分析，设计方法及应用。

3、学会正确使用JK 触发器。

二．设计的总体框图Y三。

设计过程1.状态图000 111 110 101 100 0112.时序图/0 /0 /0 /0/0/1CPQ2nQ1nQ0n3.触发器名称：选用三个CP下降沿触发的边沿JK触发器74LS1124.状态方程.驱动方程.时钟方程时钟方程:CP=CP0=CP1=CP2Q n1Q0nQ2n00 01 11 100 111XXX000XXX1 011100110 101Q1n Q0nQ2n00 01 11 100 1 X 0 X1 0 1 1 1Q2n+1的卡诺图Q1n+1的卡诺图n+1的卡诺图Q由卡诺图得出的状态方程Q2n+1=Q2n Q1n+ Q2n（Q0n +Q1n）Q1n+1=Q0Q1n+ Q1n Q0n Q2nQ0n+1= Q0n 由卡诺图得出的驱动方程:J0=1 J1= Q0n J2=Q1nK0=1k1=Q0n Q2n K2=Q1n Q0n检查能否自启动：010110001（有效状态）可以自启动四.设计的逻辑电路图题目二序列信号发生器的设计（检测序列为100111）一、课程设计的目的1、了解序列信号发生器的工作原理和逻辑功能2、掌握序列信号发生器电路的分析，设计方法及应用。

数电-课程设计-60进制计数器

图2十进制计数器个位2十进制计数器十位电路图3十进制计数器十位3时钟脉冲电路图4时钟脉冲电路4置数电路图5置数电路5进位电路图6进位电路6译码显示电路图7译码显示电路三绘制原理图1完整原理图图7计数器原理图2选定仪器列表仪器名称型号数量用途同步十进制计数器74ls1602片极联构成60进制计数器与门与非门非门74ls21d74ls00d74ls04d各1个辅助设计构成其他计数器共阴极显示器dcdhex2只显示数字计数电压源1个提供脉冲电压表二原理图仪器列表四测试方案测试步骤
以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00图12 60进制计数器终点59
2、理论分析
本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
74LS160
2片
极联构成60进制计数器
与门
与非门
非门
74LS21D
74LS00D
74LS04D
各1个
辅助设计构成其他计数器
共阴极显示器
DCD-HEX
2只
显示数字计数
电压源
1个
提供脉冲电压
表二原理图仪器列表
四、测试方案
测试步骤：
1）进入Multisim7界面
图8软件页面
2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图13 60进制计数器的接线图
计数器的状态转换图如下
图14计数器显示的状态转换图

数电实验内容1-6

实验1 实验仪器的使用及集成门电路逻辑功能的测试一、实验目的1．掌握数字逻辑实验箱、示波器的结构、基本功能和使用方法 2．掌握TTL 集成电路的使用规则与逻辑功能的测试方法二、实验仪器及器件1．实验仪器：数字实验台、双踪示波器、万用表2．实验器件：74LS00一片、74LS20一片、74LS86一片、导线若干三、实验内容1．DZX-1型数字电路实验台功能实验（1）利用实验台自带的数字电压/电流表测量实验台的直流电源、16位逻辑电平输出/输入（数据开关）的输出电压。

（2）将8段阴极与阳极数码显示输入开关分别与16位逻辑电平输出连接，手动拨动电平开关，观察数码显示，并将数码显示屏上的数字对应的各输入端的电平值记录下来。

2．VP-5566D 双踪示波器实验（1）测量示波器方波校准信号将示波器的标准方波经探头接至X 端，观察并记录波形的纵向、横向占的方格数，并计算周期、频率、幅度。

（2）显示双踪波形利用实验台上的函数信号发生器产生频率为KHz 的连续脉冲并接至示波器X 端，示波器的标准方波接至Y 端，观察并记录两波形。

3．测试与非门的逻辑功能（1）将74LS20（4输入2与非门）中某个与非门的输入端分别接至四个逻辑开关，输出端Y 接发光二极管，改变输入状态的电平，观察并记录，列出真值表，并写出Y 的表达式。

a b c d e f g ha b c d af be f g hg e c d(a) 外形图(b) 共阴极(c) 共阳极+V CCa b c d e f g hA 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 11 Y（2）将引脚1接1KHz 连续脉冲Vi （即接脉冲信号发生器Q12端口），引脚2接逻辑电平输出，引脚4、5接逻辑电平“1”，用示波器双踪显示并记录引脚1和引脚6端的波形Vi 和V o 如下图示（标出电平的幅度值）。

六进制同步加法计数器

目录1.数字电子设计提要 (3)1.1课程设计的目的与作用 (3)1.2设计任务 (3)1.3multisim软件环境介绍 (3)1.4 Multisim软件界面介绍 (4)2.六进制同步加法计数器 (6)2.1设计任务 (6)2.2设计原理 (6)2.3设计过程 (6)2.3.1设计的总框图 (6)2.3.2设计流程 (6)2.4实验仪器 (9)2.5 实验结论 (9)3. 串行序列发生器的设计 (10)3.1设计任务 (10)3.2设计原理 (10)3.3设计过程 (10)3.3.1设计总框图 (10)3.3.2设计流程 (10)3.4实验仪器 (13)3.5 实验结论 (13)4基于74161芯片仿真设计63进制加法计数器并显示计数过程 (13)4.1设计任务 (13)4.2设计原理 (13)4.3设计过程 (14)4.4实验仪器 (15)4.5实验结论 (15)5设计总结和体会 (16)6参考文献 (17)1.数字电子设计提要1.1课程设计的目的与作用1.了解同步计数器及序列信号检测器工作原理；2.掌握计数器电路的分析，设计方法及应用；3.掌握序列信号检测器的分析，设计方法及应用；4.学会正确使用JK触发器。

1.2设计任务1.六进制同步加法计数器（无效态：000，011）；2.串行序列检测器的设计（检测序列0011）；3.基于74161芯片仿真设计63进制加法计数器并显示计数过程。

1.3multisim软件环境介绍Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。

它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。

工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。

Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。

六进制计数器

六进制计数器计数器的分类：按功能分有：加法计数器（每输入一个脉冲，就进行一次加1运算）、减法计数器（每输入一个脉冲，就进行一次减1运算）和可逆计数器（既具有加法又有减法）；按计数脉冲作用方式分有：同步计数器（各触发器的状态变换与时钟脉冲同步）、异步计数器（它们触发器状态的变换有先有后）；按数制分有：二进制计数器（进制数N=2n ， n 为二进制数的位数）、十进制计数器（用四位二进制数来代表十进制数的每一位数，即二-十进制计数器）和N （任意）进制计数器（、10）。

六进制计数器属于N=6的任意进制计数器，较简单，便于初学者学习。

下面具体分析异步六进制加法计数器的工作过程。

如图所示为由3个JK 触发器组成异步六进制加法计数器逻辑图。

计数脉冲CP 从最低位触发器的时钟端加入，3个触发器F 0、F 1、F 2的置零端并联连接。

工作原理：由CR 引入清零负脉冲，置计数器初态000012=Q Q Q 。

CP 1作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出001012=Q Q Q 。

CP 2作用后，F 0翻转，0Q 由1变为0，0Q 的这一负跳变同时加到F 1、F 2，触发F 1翻转，1Q 由0变为1；因F 2J 即与门输出，此时与门两输入端中与1Q 相连一端为0，J =0，K =1，故F 2仍为0态，计数器输出010012=Q Q Q 。

CP 3作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出011012=Q Q Q 。

CP 4作用后，F 0翻转，0Q 由1变为0，F 1也翻转，1Q 由1变为0，F 2因此时与门两输入端都是1，1=J ，1=K ，也同时翻转，2Q 由0变为1，计数器输出100012=Q Q Q 。

CP 5作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出101012=Q Q Q 。

CP 6作用后，F 0翻转，0Q =0，送出由1到0的负脉冲，但此时由于F 2输出端02=Q 的低电平接在F 1J 将F 1封锁，故F 1为0态不变，01=Q ；F 2因与门两输入端都为0，0=J ，1=K ，其输出同J ，02=Q ，计数器输出000012=Q Q Q ，返回初态，输出一进位脉冲，完成异步六进制加法计数过程。

六进制计数器[整理版]

六进制计数器一．目的和意义：意义：通过课程设计锻炼动手能力和思维能力。

培养自学能力和阅读理解力。

目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。

扩展知识面。

使自己对所学知识有一个总括的把握。

二．设计要求及分析：1 要求：设计一个六进制计数器2 分析可知：1）输入必需是二进制数。

2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。

3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。

4）使数码管从0—5循环显示。

三．方案的可行性论证。

四．工作原理：1．用555定时器产生1HZ的脉冲信号作为CP的输入。

1）555定时器的介绍555定时器是目前应用最多的一种时基电路，电路功能灵活，使用范围广，只要在外部配上几个阻容元件，就可以构成单稳、多谐和施密特电路。

因而在定时、检测、控制、报警等方面都有广泛的应用。

典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。

下面以CMOS产品CC7555为例进行分析。

555定时器的电路内部结构及工作原理图中为CC7555定时器内部结构的简化原理图。

它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓冲级。

R为触发器的直接复位端。

定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。

当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。

当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。

当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。

当阀值输入端TH电位低于2Vdd/3，触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。

数电模电课程设计--六进制同步加法计数器

数电模电课程设计--六进制同步加法计数器目录1 数字电子设计部分......................................... 错误!未定义书签。

1.1六进制同步加法计数器1.1.1课程设计的目的1.1.2设计的总体框图1.1.3设计过程1.1.4设计的逻辑电路图1.1.5设计的电路原理图1.1.6实验仪器1.1.7实验结论（分析实验中出现的故障及产生的原因1.1.6实验仪器1.1.7实验结论（分析实验中出现的故障及产生的原因1.2串型数据检测器1.2.1课程设计的目的1.2.2设计的总体框图1.2.3设计过程1.2.4设计的逻辑电路图1.2.5设计的电路原理图1.2.6实验仪器1.2.7实验结论（分析实验中出现的故障及产生的原因）1.3参考文献2 模拟电子设计部分......................................... 错误!未定义书签。

2.1 课程设计的目的与作用............................. 错误!未定义书签。

2.1.1课程设计 ................................ 错误!未定义书签。

2.2 设计任务、及所用multisim软件环境介绍............ 错误!未定义书签。

2.3 电路模型的建立................................... 错误!未定义书签。

2.4 理论分析及计算................................... 错误!未定义书签。

2.5 仿真结果分析..................................... 错误!未定义书签。

2.6 设计总结和体会................................... 错误!未定义书签。

2.7 参考文献......................................... 错误!未定义书签。

同步六进制减法计数器原理

同步六进制减法计数器原理
同步六进制减法计数器是一种数字电路，可用于进行六进制数字的递减计数。

其原理如下：
1.输入：同步六进制减法计数器通常有一个时钟输入，用于
控制计数器的计数时刻。

此外，可能还有一个复位输入用于将计数器重置为初始状态。

2.输出：计数器的输出是一个六位的数字，代表当前的计数
值。

3.状态转换：同步六进制减法计数器的状态转换逻辑基于六
进制的减法原理。

在每个时钟脉冲的作用下，计数器依次减一。

当计数器达到"000000"时，根据设计要求，可能会有不同的行为，如保持在最小值或进行溢出处理。

4.同步逻辑：同步六进制减法计数器的状态转换是在时钟的
上升沿或下降沿触发的，以确保所有的存储器元件在同一个时间点上更新。

这种同步逻辑可确保计数器产生稳定和可预测的输出。

通过使用与门、或门、非门和触发器等逻辑元件的组合，可以实现同步六进制减法计数器电路。

电路中的每一个触发器代表一个位（从低位到高位）。

通过设计适当的逻辑电路和状态转换关系，可以实现从初始值到最大值的反向计数。

需要注意的是，实际实现同步六进制减法计数器要考虑时序、时钟频率和逻辑延迟等因素，以确保电路的正确性和可靠性。

详细的电路设计和实现可以根据具体应用和要求进行进一步的分析和设计。

数电六进制同步减法课程设计

目录数字电子设计部分 (1)1课程设计的目的与作用 (1)2 课程设计的任务 (1)3电路设计方案 (1)3.1 六进制同步减法器设计电路的理论分析 (1)1.2串行序列发生电路设计 (5)1.3二十四进制计数器电路设计 (9)4设计总结和体会 (11)5参考文献 (12)数字电子设计部分1课程设计的目的与作用随着科技的进步和社会的发展，数字电路在各种电器中的应用越来越广泛。

0、1代码的简易变换能够实现复杂的逻辑功能使得数字电路的实现效率很高。

课程设计的目的是通过实际设计并搭建一些简易但典型的数字电路来加深对各逻辑器件逻辑功能的理解。

课程设计能够使我们更进一步理解课堂上所学的理论知识，同时又能锻炼我们的动手能力和分析问题解决问题的能力。

2 课程设计的任务1、六进制同步减法计数器（无效态：010，011）2、串行序列检测器（检测序列：101110）3、二十四进制计数器3电路设计方案3.1 六进制同步减法器设计电路的理论分析设计的总体框图cp图11.原始状态图的建立：所给无效状态为010,011，对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始状态图如图2所示：/1 /0 /0 /0 /0000 111 110 101 100 001/0 /Y排列：Q 2n Q 1n Q 0n图2减法器的状态图2.时钟方程、输出方程和状态方程：由于JK 触发器功能齐全、使用灵活，本设计选用3个CP 下降沿触发的边沿ＪＫ触发器。

采用同步方案，故取CP 0= CP 1= CP 2= CP (CP 是整个设计的时序电路的输入时钟脉冲)。

题中所给无效状态是010、011，其所对应的最小项n Q 2n Q 1nQ 0和nn n Q Q Q 012为约束项。

由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y 的卡诺图，如图3所示：图3 输出Y 的卡诺图由以上卡诺图可得输出状态方程为：Y= n nQ Q 02。

六进制计数器

六进制计数器一．目的和意义：意义：通过课程设计锻炼动手能力和思维能力。

培养自学能力和阅读理解力。

目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。

扩展知识面。

使自己对所学知识有一个总括的把握。

二．设计要求及分析：1 要求：设计一个六进制计数器2 分析可知：1）输入必需是二进制数。

2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。

3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。

4）使数码管从0—5循环显示。

三．方案的可行性论证。

四．工作原理：1．用555定时器产生1HZ的脉冲信号作为CP的输入。

因而在定时、检测、控制、报警等方面都有广泛的应用。

典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。

下面以CMOS产品CC7555为例进行分析。

555定时器的电路内部结构及工作原理图中为CC7555定时器内部结构的简化原理图。

它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓冲级。

R为触发器的直接复位端。

定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。

当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。

当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。

当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。

当阀值输入端TH电位低于2Vdd/3，触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。

六位同步加法计数器——数字电子技术课程设计报告书

数字电子技术课程设计报告书课题名称同步六进制加法计数器姓名陈卓楠学号 1412502-49 院、系、部通信与电子工程学院专业电子科学与技术指导教师张学军副教授2016年 7月 5 日※※※※※※※※※※※※※※※ ※※※※※※※※※2014级电子科学与技术数字电子技术课程设计同步六位加法计数器的设计与仿真1 设计目的（1）熟悉集成电路的引脚安排。

（2）掌握各芯片的逻辑功能以及使用方法。

（3）了解同步六位加法计数器电路组成及工作原理。

（4）熟悉同步六位加法计数器电路设计和制作。

2 设计思路（1）写出Sn 的二进制代码；（2）列出状态表；（3）进行电路分析并画出逻辑电路图；（4）用Multisim 仿真。

3 设计过程3.1 写出Sn 的二进制代码12345Q Q Q Q Q LD = 3.2列出状态表74161的状态表1-13.3电路分析及画出逻辑电路图获得N 进制计数器的常用方法有两种：一是用时钟触发器和门电路进行设计；二是用集成计数器构成。

本次设计就是利用集成计数器来实现。

集成计数器一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分，有的集成计数器采用同步方式——当CP触发沿到来时才能完成清零或置数任务，有的则采用异步方式——通过时钟触发器异步输入端实现清零或置数，与CP信号无关。

在做过具体介绍的集成计数器中，通过状态表可以很容易的就能鉴别其清零和置数方式。

经实验可知用74161可以构成N进制加法计数器，同时74161还具有同步置数、异步清零和保持的功能，74163除了采用同步清零方式外，其逻辑功能、技术工作原理和外引线排列于74161没有区别，同时也可以用其他芯片构成N 进制加法计数器且还可以构成减法计数器，有的也可以构成可逆计数器。

第一个显示器代表低位，第二的显示器代表高位，从零开始一直显示到六十三位，可以构成六十三位加法器。

3.4用Multisim进行仿真仿真图1-24主要仪器和设备Multisim12仿真软件；数字原理实验系统一台；集成电路芯片：74161二片；导线若干。

数字电子技术课程设计(六进制同步减法计数器(无效态：001,101) )资料

成绩评定表学生*** 班级学号***姓名**** 课程设计题目数字电子课程设计专业评语组长签字：成绩日期 2014年月日课程设计任务书学院*** 专业***学生姓名** 班级学号**课程设计题目1、六进制同步减法计数器（无效态：001，101）2、基于74163芯片仿真设计24进制加法计数器并显示计数过程实践教学要求与任务:1)采用实验箱设计、连接、调试三位二进制计数器。

2)采用实验箱设计、连接、调试串行序列检测器。

3)采用multisim 仿真软件建立复杂的计数器电路模型；4)对电路进行理论分析；5)在multisim环境下分析仿真结果，给出仿真时序图；6)撰写课程设计报告。

工作计划与进度安排:第1天：1. 布置课程设计题目及任务。

2. 查找文献、资料，确立设计方案。

第2-3天：在实验室中设计、连接、调试三位二进制计数器及串行序列检测器电路。

第4天：1. 安装multisim软件，熟悉multisim软件仿真环境。

在multisim环境下建立电路模型，学会建立元件库。

2. 对设计电路进行理论分析、计算。

3. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。

第5天：1. 课程设计结果验收。

2. 针对课程设计题目进行答辩。

3. 完成课程设计报告。

指导教师：袁凤莲2014年月日专业负责人：2014年月日学院教学副院长：2014 年月日目录1.课程设计的目的与作用 (4)2.设计任务 (4)2.1.六进制同步减法计数器（无效态：001，101） (5)2.2、串行序列检测器的设计（检测序列101011） (5)2.3.基于74163芯片仿真设计24进制加法计数器并显示计数过程 (5)3 multisim软件环境介绍 (5)4数据处理 (5)4.1六进制同步减法计数器（无效态：001，101）的数据处理 (5)4.1.1状态图 (6)4.1.2 求输出方程 (7)4.1.3卡诺图 (7)4.1.4状态方程和驱动方程 (8)4.1.5时钟方程 (8)4.1.6电路图 (8)4.1.7检查自启动 (9)4.2串行序列检测器的设计（发生序列101011） (9)4.2.1基本原理 (9)4.2.2系统设计框图 (9)4.2.3理论分析及计算 (10)4.2.4运行结果分析 (10)4.2.5电路图 (11)4.3基于74163芯片仿真设计24进制加法计数器并显示计数过程 (11)4.3.1利用同步置数端获得24进制计数器 (12)4.3.2求归零逻辑--同步置数端控制信号的逻辑表达式 (13)4.3.3电路图 (13)5 仿真结果分析 (13)5.1六进制同步减法计数器（无效态：001，101） (13)5.1.1结果分析 (13)5.1.2仿真结果 (14)5.2串行序列检测器的设计（检测序列101011） (15)5.2.1结果分析 (15)5.2.2仿真结果 (15)5.3.基于74163芯片仿真设计24进制加法计数器并显示计数过程 (17)5.3.1结果分析 (17)5.3.2仿真结果 (17)6 设计总结 (18)7 参考文献 (18)1.课程设计的目的与作用（1）巩固所学的相关理论知识；（2）实践所掌握的电子制作技能；（3）会运用Multisim工具对所作出的理论设计进行模拟仿真测试,进一步完善理论设计；（4）通过查阅手册和文献资料,熟悉常用电子器件的类型和特性,并掌握合理选用元器件的原则；（5）掌握模拟电路的安装\测量与调试的基本技能,熟悉电子仪器的正确使用方法,能力分析实验中出现的正常或不正常现象(或数据)独立解决调试中所发生的问题；（6）学会撰写课程设计报告；（7）培养实事求是,严谨的工作态度和严肃的工作作风；（8）完成一个实际的电子产品，提高分析问题、解决问题的能力。

六位计数器

六位计数器【摘要】六位计数器是一种用于计数的电子设备，可以实现在六位数范围内的计数操作。

它主要用于数据处理、信号处理等领域，具有精准、稳定的特点。

六位计数器的设计原理是基于时钟信号的计数器，通过逐次加1的方式完成计数操作。

其工作模式包括同步计数和异步计数，可以根据需求进行选择。

在应用领域上，六位计数器广泛应用于电子产品、通信设备等领域，在工业控制和自动化领域也扮演着重要角色。

六位计数器也存在计数范围受限、速度较慢等缺点。

未来，随着技术的不断发展，六位计数器将逐渐向更高位数、更高性能的方向发展，更好地满足市场需求，具有重要的应用前景和发展空间。

【关键词】关键词：六位计数器、设计原理、工作模式、应用领域、优缺点、发展趋势、重要性、未来前景。

1. 引言1.1 什么是六位计数器？六位计数器是一种用于计数的电子元件，通常由六个独立的计数单元组成，每个计数单元可以独立地计数并显示数字。

它通过电子元件的计数和存储功能，可以实现数字的自动累加和显示。

六位计数器通常采用二进制计数方式，即每个计数单元可以表示0或1两种状态，通过这种方式可以方便地实现大范围数字的计数。

六位计数器的作用非常广泛，可以用于各种计数场合，如工业自动化控制、计数器具、电子游戏等。

它具有高精度、高可靠性、快速计数等优点，可以满足不同领域的计数需求。

六位计数器是一种十分实用的电子元件，它在现代社会的各个领域都有广泛的应用。

通过不断的技术改进和创新，六位计数器将会在未来发展出更加多样化和智能化的功能，为人们的生活和工作带来更多便利和效益。

1.2 六位计数器的作用六位计数器可以广泛应用于各种领域，其作用主要有以下几个方面：1. 计数功能：六位计数器可以用于对系统进行计数操作，记录特定事件发生的次数。

比如在工业自动化控制中，可以用六位计数器来监测生产线上产品的数量，以便实时掌握生产情况。

2. 时间测量：六位计数器也可以用于时间测量，实现定时或计时功能。

1-数字电子设计部分六进制同步减法计数器

1.2.5
图1.2.6实际电路图
1.2.6实验仪器
(3)数字原理实验系统一台
(4)集成电路芯片：74LS112二片 74LS08一片74LS00一片
1.2.7实验结论
经过实验可知，满足时序图的变化，产生101110的序列。
1.3四位二进制同步加法计数器（0010）
题目二四位二进制同步加法计数器（0010）
0
1
图1.3.5Q0n+1的卡诺图
由卡诺图得出状态方程为：
=
=
=
= +
（5）驱动方程：
= = = =1
= = = =
1.3
图1.3.5逻辑电路图
1.3
图1.3.6实际电路图
1.3
(5)数字原理实验系统一台
(6)集成电路芯片：74LS112二片 74LS08一片74LS10一片74LS11一片
1.3
经过实验可知，满足时序图的变化，产生0000→0001→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111的序列。
1.
1、了解同步加法计数器工作原理和逻辑功能。
2、掌握计数器电路的分析，设计方法及应用。
3、学会正确使用JK触发器。
1.
CP Y
1.
（1）状态图：
0000→0001→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111
（2）选择的触发器名称:
10
0
1
0
×
×
1
0
0
1
0
图1.2.3Q1n+1的卡诺图

数字电子技术课程设计(1六进制同步加法计数器(无效态：010,111)3用集成芯片设计26进制加法器并显示)综述

成绩评定表课程设计任务书目录1 课程设计的目的与作用 (1)2 设计任务 (1)2.1同步计数器 (1)2.2串行序列信号发生器 (1)2.3设计集成芯片计数器 (2)3设计原理 (2)3.1同步计数器 (2)3.2串行序列信号发生器 (3)3.3集成芯片计数器 (3)4实验步骤 (3)4.1同步计数器的设计 (3)4.2串行序列发生器 (7)4.3用集成芯片设计计数器 (11)5设计总结 (13)6参考文献 (13)1 课程设计的目的与作用（1）了解同步计数器及序列信号发生器工作原理，会用分立的或集成的芯片设计并调试相应的电路。

（2）掌握计数器电路的分析，设计及应用，可以用相应的实物芯片及实验箱设计出简单地计数器。

（3）掌握序列信号发生器的分析，设计方法及应用。

（4）掌握用集成芯片设计N位计数器的方法。

（5）锻炼同学们的动手能力，通过理论与实际的联系增强同学们对理论知识的理解。

2 设计任务2.1同步计数器（1）设计一个六进制同步加法计数器（无效态：010，111）。

（2）在实验中选用合适的触发器，组合电路可以选用与非门或与非门。

（3）根据同步计数器原理设计相应的加法计数器电路图。

（4）根据设计好的电路图用Multisim进行仿真，并且调试电路发现电路中的错误并加以改正。

（5）检查无误后用数字电子技术实验箱及相应的元件及导线连接实物电路，并测试电路功能。

2.2串行序列信号发生器（1）设计一个序列信号发生器，其中序列为（010100）。

（2）实验中选择合适的芯片，可以选用与非门和与门。

（3）根据串行序列发生器原理设计串行序列发生器原理图。

（4）根据电路原理图使用Multisim进行仿真。

（5）检测电路功能，确保电路可以正常工作。

2.3设计集成芯片计数器（1）用集成芯片设计一个26进制加法器并显示。

（2）根据要求选用适当的芯片。

（3）在选好的芯片的基础上设计电路。

（4）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。

数电课设-六进制同步加法计数器

数电课设-六进制同步加法计数器(总10页)-CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除目录1.课程设计的目的与作用 (2)2.设计任务 (3)3.设计及仿真分析过程 (3)3.1六进制同步加法计数器（无效态010,100） (3)3.1.1设计过程 (3)3.1.2输出转换设计 (5)3.1.3仿真分析 (6)3.2 74160构成50进制同步加法计数器并显示 (9).2.1设计要求 (9)功能简介 (9)3.2.3仿真分析 (10)4实验仪器 (10)5设计总结和体会 (11)6参考文献 (11)1.课程设计的目的与作用1.加深对教材的理解和思考，并通过实验设计、验证证实理论的正确性。

2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。

3.检测自己的数字电子技术掌握能力。

2.设计任务1.设计分析六进制同步加法计数器（无效态010,100）2.74160构成50进制同步加法计数器并显示3.设计及仿真分析过程3.1六进制同步加法计数器（无效态010,100）图1.状态图3.1.1设计过程1.选择触发器由于JK触发器功能齐全，使用灵活，这里选用3个CP下降沿触发的边沿JK触发器2.求时钟方程采用同步，CP0=CP1=CP2=CP（式1）3.求状态方程由图1所示的状态图可直接画出如图2 所示电路次态的卡诺图。

再分解开便可以得到图3 所示的各触发器的卡诺图。

显然，由图3所示各卡诺图便可很容易得到状态方程：Q QQQ Q Q n n nn n n n n n n n n nn n n Q Q Q Q Q Q Q Q Q Q 1001210110112101212)(+⎪⎪⎪⎩⎪⎪⎪⎨⎧+=+=+=+++ （式2） 4.求驱动方程JK 触发器的特征方程为：n nn Q K QJ Q +=+1 （式3）变换状态方程（式2），使之与特征方程（式3）的形式一致，比较后得出驱动方程n Q J 12= n Q K 02=n n Q Q J 201= =1K=0J 1 =0K (式4)5.检查电路能否自启动将无效态010,101代入状态方程（式2）进行计算，结果如下： 010 111100无效态不成循环，故此时序电路能自启动。

6进制计数器课程设计

二、总原理图142536ttttCPQ0Q1Q2tCO3、元件清单元件名称主要参数数量74LS112双JK触发器274LS00与非门274LS48七段数码管译码器驱动器1七段数码管1四、要紧芯片介绍JK触发器当信号为双端输入时，JK触发器是功能完善、利用灵活和通用性较强的一种触发器。

JK触发器常被用作缓冲存储器，移位寄放器和计数器。

本实验74LS112双JK触发器，是下降边沿触发的边沿触发器。

引脚功能及逻辑符号如下图所示。

JK触发器的状态方程为：Qn+1 ＝J n＋Qn，下降沿触发JK触发器的功能如表。

74LS112双JK触发器引脚排列及逻辑符号JK 触发器功能表注：×--任意态 ↓--高到低电平跳变 ↑--低到高电平跳变Qn （n ）--现态 Qn+1（n+1 ）--次态 φ--不定态74LS 与非门74LS00从属于TTL 门系列。

它是一个内部含有四个双输入的与非门芯片。

其14脚接+5V 电压；7脚接地；其功能表达式可记为：当AB 都为高电平"1"时,输出为高电平"0"；当AB 都为低电平"0"时,输出为高电平"1"；当AB 异同时：即一个为低电平"0",一个为高电平"1"时，输出为高电平"1"。

其内部结构如下图：输入输出 D D CPJKQn+1 n+1 0 1 × × × 1 0 1 0 × × ×10 0 × × × φ φ 1 1 ↓ 0 0 Qn n 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓11nQn11↑ × × Qnn74LS487段显示译码器74LS48是输出高电平有效的译码器74LS48除有实现7段显示译码器大体功能的输入（DCBA）和输出（Ya～Yg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），和既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。