电子科大数字电路期末试题半期测验

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电子科技大学期末数字电子技术考试题a卷-参考答案

电子科技大学二零零九至二零一零学年第二学期期末考试数字逻辑设计及应用课程考试题 A 卷（120分钟）考试形式：闭卷考试日期2010年7月12日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分）（3分）（3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

电子科技大学2012年数电半期考试题参考解答

电子科技大学二零壹壹年至二零一贰学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期 2012年4月22日I. To fill the answers in the “( )” (2’ X 20=40) 1. [42.25 ]10 = ( 2A.4 )16 = ( 52.2 )8 .2. The binary two ’s complement is （1011）, then its corresponding 8-bit two ’s complement is ( 11111011 ), and 8-bit one ’s complement is ( 11111010 ), and 8-bit signed-magnitude is ( 10000101 ).3. The 8421-BCD code is （10011000）8421-BCD ，then its corresponding decimal number is ( 98 ).4. The binary number code is （10101011）2, then its corresponding Gray code is ( 11111110 ).5. If F = ∏ABC (1,3,5)，then its dual expression is =D F ∑ABC ( 2,4,6 ), and the complement expression of the function F is F ’=∑ABC ( 1,3,5)。

6. The range of 8-bit two ’s complement is (-128 ~ 127), and the range of 8-bit unsigned binary number is (0 ~ 255).7. If there are 2012 different states, we need at least ( 11 ) bits binary code to represent them.8. For the two ’s complement addition and subtraction operation, if [ A ] two’s -complement =11011011, and [ B] two’s -complement =10011111 , calculate [-A-B ] two’s -complement , [A-B ] two’s -complement , and indicate whether or not overflow occurs.[-A-B ] two’s -complement = [ 10000110 ], overflow: [ yes ] [A-B ] two’s -complement = [ 00111100 ], overflow: [ no ]9. The maximum LOW-state output current I OLmax for an HC-series CMOS gate driving CMOS inputs is 0.02mA, the maximum HIGH-state output current I OHmax is -0.02mA, and the maximum input current I Imax for an HC-series CMOS input in any states is A μ1±, the DC fanout at HIGH-state is ( 20 ).10. The unused CMOS NAND gate inputs should be tied to logic ( 1 ).11. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138. The logicfunction can be expressed as F (A,B,C) =∏A,B,C ( 2, 3,4,5,7 ).Fig.112. The CMOS circuit is shown in Fig.2. Write the function of the circuit. ( F=(AB+C+D)’ )Fig.2II. There is only one correct answer in the following questions.(3’ X 10=30)1. What is the correct 2’s -complement representation of the decimal number -325?（ A ） A) 1010111011 B) 1101000101 C) 1011010011 D) 10101001102. A 20-to-1 multiplexer need ( B ) selection control inputs at least.A) 4B) 5C) 6D) 203. In the 8-radix number system, the result of operation 721/20 is: ( B )A) 36.05B) 35.04C) 35.05D) 36.044. What is the duality logic function of the logic function: F = ∑ABC (0,3,5,7)（ C ）A),,(1,2,4,6)A B C ∑ B),,(0,2,4,7)A B C ∑ C),,(0,2,4,7)A B C ∏D),,(1,2,4,6)A B C ∏5. The inputs waveform A,B,C and output waveform F of a combinational circuit are shown as Fig.3. The canonical product-of-sums expression of this circuit is （ D ）A)(),,2,3,5,7A B C∑B)(),,0,2,4,6A B C∑C) ,,(1,2,4,7)A B C ∏ D),,(0,3,5,6)A B C ∏Fig.36. For each of the following logic expressions, ( B ) is the hazard-free circuit.A) F=A’·B + A·C + B’·C B ) F=A’·B + A·C + B·C C) F=(A+B)·(B’+C)·(C+D) D) F=(A+B’)·(B+C)·(C’+D) 7. For the logic function )''()''(),,,(C B D C AB D C B A F '++=， the corresponding minimal sum is （ A ）.A) A’+B+C’D’ B ) (A’+B+C’)(A’+B+D’) C) A’+B+B’C’D’ D ) A’+B+AC’D’8. The INVERTER and AND-OR-INVERTER circuits are shown as Fig.4 (a), (b) respectively, which conclusion below is correct? ( C )A) The delay between input and output of (a) circuit is much less than (b) circuit. B) The delay between input and output of (a) circuit is much greater than (b) circuit. C) The delay between input and output of (a) circuit is about same as (b) circuit. D) The delay relationship between circuit (a) and (b) is uncertainty.Fig.4 (a)Fig.4 (b)9. The circuit shown in Fig.5 realize a logic functin F about input variable W, X, Y . Then, the Fis:( A )A) F=,,,(0,1,3,7,9,13,14)w x y z ∑B) F=,,,(0,2,5,7,9,13,14)w x y z ∑C) F=,,,(0,1,3,7,8,12,15)w x y z ∑D) F=,,,(1,2,5,7,9,12,15)w x y z ∑Fig.510. Which of the following statements are NOT correct about logic function? ( D ) A) There are multi-expressions of a logic function ’s minimal sum. B) The canonical sum of a circuit is a sum of minterms.C) Any logic function can be expressed using a sum of minterms or a product of maxterms. D) A sum of prime implicants must be the logic function ’s minimal sum. III. Combinational Circuit Analysis And Design: [30’]1.Write the truth table and the logic function performed by the CMOS circuit in Figure 6. (7’)Fig.6Solution ：Z=S ’A+SB评分标准：真值表正确 4 分，错一个扣0.5分；表达式正确 3分。

电子科大数字电路,期末试题091002半期考试

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2010年5月8日I. To fill the answers in the “( )” (2’ X 20=40) 1. [2010.5 ]10 = ( 7DA.8 )16 = ( 3732.4 )8 .2. The binary two ’s complement is （10110）, then its corresponding 8-bit two ’ complement is ( 11110110 ).3. The binary number code is （11101011）2, then its corresponding Gray code is ( 10011110 ).4. The 8421-BCD code is （001100101000）8421-BCD ，then its corresponding decimal number is ( 328 ).5. If F = ∏ABCD (1,6,8,10,11,13)，then its dual expression is =D F ∑ABCD ( 2,4,5,7,9,14 )。

6. If X ’s signed-magnitude representation X SM is （101101）2, then it ’s 8-bit two ’s complement representation X 2’s COMP is( 11110011 )2 , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00001101 ) 2 .7. If there are 156 different states, we need at least ( 8 ) bits binary code to represent them. 8. If ()()F A C 'B C D E '''=⋅+⋅+⋅，then complement expression F ’= ( (A ’+C ’)’(B ’(C ’(D+E ’)))’ =(AC(B+(C+D ’E))) ).Do not need to perform any minimization.9. If F = AB’(C + D) + BC’ + A’B’ + A’C + BC + B’C’D’ , then the minimized logic function expression is F = ( 1 )10. The unused CMOS NOR gate inputs should be tied to logic ( low ) or another input.11. For an integrated circuit chip, the maximum output voltage in the LOW state V OLmax =0.35V , the maximum input voltage in the LOW state V ILmax =0.8V , the minimum output voltage in the HIGH state V OHmin =2.6V , the minimum input voltage in the HIGH state V IHmin =2.0V , then the DC noise margin in the HIGH state is ( 0.6 ).12. A 4-variable logic function has ( 16 ) minterms and ( 16 ) maxterms. If i j ≠, theproduct of minterm i and minterm j i j m m ⋅= ( 0 ); the sum of maxterm i and maxterm ji j M M + = ( 1 ).13. If F=∏A,B,C,D (0,1,5,8,9,10,11,13)，then its complement minimal sum is ='F ΣA,B,C,D(0,1,5,8,9,10,11,13 ). The minimal sum function expression of F is ( A ’C+BC+BD ’ )14. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138 . The logic function can be expressed as F (A,B,C) =∏A,B,C ( 3,4,5,6,7 ).Fig.1II. Give your answers whether the statements are true or false(2*5=10)1. ( F ) A NAND gate is equivalent to an OR gate with its inputs and its output complemented.2. ( F ) A product expression for all maxterms of a logic function must be 1.3. ( T ) The indices of a Karnaugh map are numbered using a gray code, which makes horizontaland vertical neighbors differ by exactly one bit.4. ( T ) The fan-in is the number of inputs a logic device can have.5. ( T ) In CMOS gates circuits, the series NMOS can realize AND operation. .III. There is only one correct answer in the following questions.(3’ X 10=30)1. Which of the following Boolean equations is NOT correct? ( A )A) A A =+1 B) 1A A '⊕= C) A A =⋅1D) ()A B 'A'B'⋅=+2. Suppose A 2’s COMP =（1001），B 2’s COMP =（1110），C 2’s COMP =（0010）. In the following equations,without calculation, the most unlikely to produce overflow is （ C ）。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

数字电路期末模拟试题答案

一、填空题（共30分）1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。

2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于＿＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。

3. 逻辑变量的异或表达式为：_____________________B A =⊕。

4. 二进制数A=1011010；B=10111，则A -B=＿＿＿＿＿＿＿。

5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。

6. 同步RS 触发器的特性方程为：Q n+1=＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿＿。

7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个输入端，＿＿＿＿输出端。

8. 下图所示电路中，Y 1 ＝＿＿＿＿＿＿；Y 2 ＝＿＿＿＿＿＿；Y 3 ＝＿＿＿＿＿＿。

二、选择题(共 20分)1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。

A.4 B. 6 C. 8 D. 162. 逻辑函数D C B A F +=，其对偶函数F *为＿＿＿＿＿＿＿＿。

A ．()()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++得分评卷人得分评卷人A 1 BY 2AB CY 1A BY 33. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。

A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式中。

A ．与项的个数少B . 每个与项中含有的变量个数少C . 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为。

A ．C Y =B . A BC Y = C ．C AB Y +=D ．C C B Y +=A B C Y A B C Y 0 00 0 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 01111111三、化简下列逻辑函数，写出最简与或表达式：（共20分）1．证明等式:AB B A B A B A +⋅=+2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++⋅ 四、分析设计题 (共 30分)1．双四选一数据选择器如图所示，其功能表达式如下。

电子科大数字电路_期末试题0708_2半期考试

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是（ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （与门）B. （或门）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

大学《数字电路与逻辑设计》期末试卷含答案

大学《数字电路与逻辑设计》试题一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D 。

A.可靠性高B. 抗干扰能力强B.功耗低 D. 速度快2.三极管的饱和深度主要影响其开关参数中的C 。

A.延迟时间t dB. 上升时间t rC. 存储时间t sD. 下降时间t f3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S 上加入信号D 。

A.R=0, S=0B. R=0, S=1C. R=1, S=0D. R=1, S=14.具有检测传输错误功能的编码是：C 。

A. 格雷码B. 余3码C. 奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B 。

A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C 。

A. 逻辑函数的标准积之和式具有唯一性。

B. 逻辑函数的最简形式可能不唯一。

C. 任意两不同的最小项之和恒等于1。

7. 函数F=(A+B+C̅)(A ̅+D)(C+D)(B+D+E)的最简或与式为：A 。

A.F=(A+B+C ̅)(A ̅+D)(C+D)B.F=(A+B+C ̅)(A ̅+D)C.F=ABC̅+A ̅D+CD 8. 逻辑函数F (A,B,C,D )=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD 分别从(1) 0110→1100，(2) 1111→1010时是否存在功能冒险：B 。

A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于K ＝3的M 序列发生器，反馈函数为Q 2⊕Q 0，则产生M 序列：C 。

A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D 触发器，正确的是：A 。

电子科大数电期末考试样题13

电⼦科⼤数电期末考试样题13I. Fill out your answers in the blanks (3’ X 10=30’)1. If a 74x138 binary decoder has 110 on its inputs CBA, the active LOW output Y5 should be ( 1 or high ).2. If the next state of the unused states are marked as “don’t-cares” when designing a finite state machine, this approach is called minimal ( cost ) approach.3.The RCO_L of 4-bit counter 74x169 is ( 0 or low ) when counting to 0000 in decreasing order.4. To design a "001010" serial sequence generator by shift registers, the shift register should need ( 4 ) bit at least.5. One state transition equation is Q*=JQ’+K’Q. If we use T flip-flop with enable to complete the equation，the enable input of T flip-flop should have the function EN=( JQ’+KQ ).6. A 4-bit Binary counter can have ( 16 ) normal states at most, 4-bit Johnson counter with no self-correction can have ( 8 ) normal states, 4-bit linear feedback shift-register (LFSR) counter with self-correction can have (16 ) normal states.7. If we use a ROM, whose capacity is 16 × 4 bits, to construct a 4-bit binary code to gray code converter, when the address inputs are 1001, ( 1101 ) will be the output.8. When the input is 10000000 of an 8 bit DAC, the corresponding output voltage is 2V. The output voltage is ( 3.98 ) V when the input is 11111111.II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBIN=1, AGTBIN=0, AEQBIN=0, A3A2A1A0=1101, B3B2B1B0=0111 on its inputs, the outputs are ( D ).A) ALTBOUT=0, AEQBOUT=0, AGTBOUT=0 B) ALTBOUT=1, AEQBOUT=0, AGTBOUT=0C) ALTBOUT=1, AEQBOUT=0, AGTBOUT=1 D) ALTBOUT=0, AEQBOUT=0, AGTBOUT=12. As shown in Figure 1, what would the outputs of the 4-bit adder 74x283 be ( B ) when A3A2A1A0=0100, B3B2B1B0=1110 and S/A=1.A) C4=1, S3S2S1S0=0010 B) C4=0, S3S2S1S0=0110 C) C4=0, S3S2S1S0=1010D) C4=0, S3S2S1S0=1110Figure 13. Which of the following statements is INCORRECT? ( A )A) A D latch is edge triggered and it will follow the input as long as the control input C is activelow.B) A D flip flop is edge triggered and its output will not change until the edge of the controllingCLK signal.C) An S-R latch may go into metastable state if both S and R are changing from 11 to 00simultaneously.D) The pulse applying to any input of an S -R latch must meet the minimum pulse width requirement.4. The capacity of a memory that has 13 bits address bus and can store 8 bits at each address is ( B ).A) 8192 B) 65536 C) 104 D) 2565. Which state in Figure 2 is NOT ambiguous ( C ).A) A B) B C) C and D D) CFigure 2III. Analyze the sequential-circuit as shown in Figure 3,D Flip-Flop with asynchronous preset and clear inputs. [15’]1.Write out the excitation equations, transition equations and output equation. [5’]2.Assume the initial state Q2Q1=00, complete the timing diagram for Q2 ,Q1 and Z. [10’]Figure 3激励⽅程: D1=Q2/，D2= Q1转移⽅程：Q1*= D1=Q2/，Q2*=D2= Q1输出⽅程：Z= (CLK+Q2)/IV. Analyze the sequential-circuit as shown below, which contains two 74x163 4-bit binary counter. [15’]1. Write out the logic expression LD_L for U1 and CLR_L for U2.[4’]2. Assume the initial state is 310, write out the state sequence for the circuit. [8’]3. Describe the modulus for the circuit. [3’]1. LD_L=Q 3/,CLR_L=(Q 5Q 4Q 3)/2. 状态序列：⼗六进制数表⽰：03,...08,13,...18,23,...28,33,...38,03, (08)或⼗进制数表⽰：3,…8,19,…24,35,…40,51,…56,3,…8[8’]3. m=24V . Design a sequence signal generator with self-correcting to generate a serial output sequence of 101100, using a 74x194 and a 74x151.[15’] 1. List the transition table .[4’] 2. Write out the canonical sum of feedbackfunction LIN.[[4’] 3. Draw the circuit diagram.[7’]1. 转移表2. 反馈函数LIN=D 0=∑m (0,2,4,5)3. 电路图。

(完整版)数字电路期末复习题及答案

数字电路期末复习题及答案一、填空题1、数字信号的特点是在时间上和幅值上都是断续变化的，其高电平和低电平常用1 和0 来表示。

2、分析数字电路的主要工具是逻辑代数，数字电路又称作逻辑电路。

3、逻辑代数又称为布尔代数。

最基本的逻辑关系有与、或、非三种。

常用的几种导出的逻辑运算为与非或非与或非同或异或。

4、逻辑函数的常用表示方法有逻辑表达式真值表逻辑图。

5、逻辑函数F=A B C D+A+B+C+D= 1 。

6、逻辑函数F=ABA+++= 0 。

BABBA7、O C门称为集电极开路门，多个O C门输出端并联到一起可实现线与功能。

8、T T L与非门电压传输特性曲线分为饱和区、转折区、线性区、截止区。

9、触发器有2个稳态，存储8位二进制信息要8个触发器。

10、一个基本R S触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S=0且R=0的信号。

11、一个基本R S触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是R S=0。

12、在一个C P脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发方式为主从式或边沿式的触发器不会出现这种现象。

13、施密特触发器具有回差现象，又称电压滞后特性；单稳触发器最重要的参数为脉宽。

14、半导体数码显示器的内部接法有两种形式：共阴接法和共阳接法。

15、对于共阳接法的发光二极管数码显示器，应采用低电平驱动的七段显示译码器。

16、寄存器按照功能不同可分为两类：移位寄存器和数码寄存器。

17、时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。

二、选择题1、一位十六进制数可以用 C 位二进制数来表示。

A.１B.２C.４D. 162、十进制数25用8421BCD码表示为 B 。

A.10 101B.0010 0101C.100101D.101013、以下表达式中符合逻辑运算法则的是D。

A.C·C=C2B.1+1=10C.0<1D.A+1=14、当逻辑函数有n 个变量时，共有 D 个变量取值组合？ A. n B. 2n C. n 2 D. 2n5、在何种输入情况下，“与非”运算的结果是逻辑0。

电子科技大学数字逻辑电路期末英文考试题及试卷

电子科技大学XXX 学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期20XX 年4月25日I. TO FILL YOUR ANSWERS IN THE “[ ]” (4’ X 10=40) 1. [26.125 ]10 = [1A.2]16 2. (7A .C4)16 = ( 172.61 )8 .3. If [X]10 = -57，then [X]signed-magnitude = [ 10111001 ]2， ( Assumed the number system is 8-bit long ).4. If the signed-magnitude representation is （101101）2 for one number, then it ’s 8-bit two ’s complement representation is( 11110011 )2.5. If number [A] tw o’s -complement =11111001 and [B] two’s -complement =11010101, calculate [A-B] two’s -complement and indicate whether or not overflow occurs.[ A-B ] two’s -complement =[ 00100100 ], overflow[ NO ] 6. The binary number code is (1110101)2, then its corresponding Gray code is ( 1001111). 7. The unused CMOS NAND gate inputs should be tied to logic (____1___) or another input. 8. A CMOS circuit is shown as Fig1，it s’ logic function F =(____(A ⋅B)’______). (positive logic)9. If )(E D C B A F ⋅'+⋅'+=，then dualexpression =D F (___)))(((E D C B A F +'⋅+'⋅=______________).10. If F=∏ABCD (1,6,8,10, 13)，then its invert function expression is ='F ∏ABCD (_0,2,3,4,5,7,9,11,12,14,15__).II. Give your answers whether the statements are true or false(2*5=10)F+E DFig.11. ( F ) If AB=AC is true for logic equation ，then B=C is true.2. ( F ) A product expression for all minterms of a logic function must be 1.3. ( T ) If a logic function )7,3,1(,,C B A F ∏=，then it s’ inverse funcation )7,3,1(,,'C B A F ∑=.4. ( T ) when inputs is one “1” and 1000 “0” for XOR gate, then output is “1”.5. ( T ) A properly designed two-level sum-of-products (AND-OR) circuit has no static-0 hazards.III. there is only one correct answer in the following questions.(3’ X 10=30)1. For a logical function, which representation as follows is one and only （唯一）. ( C )A) logic expression B) logic diagram C) truth table D) timing diagram 2. The following logic expressions, the hazard-free one is ( D ).A) F=B ’C ’+AC+A ’B B) F=A ’C ’+BC+AB ’C) F=A ’C ’+BC+AB ’+A ’B D) F=B ’C ’+AC+A ’B+BC+AB ’+A ’C ’ 3. The output signal of ( A ) circuit is 1-out-of-M code.A) binary decoder B) binary encoder C) seven-segment decoder D) decade counter4. The logic equation for a 2-input,1-bit multiplexer is F=AC+BC ’. If we want to build a two-input OR gate （F=X+Y ）with this multiplexer , show how to tie the input A, B and C? ( A ).A). The input A should be tied to logic “1”, B to X, and C to Y . B). The input A should be tied to X, B to logic “0” and C to Y . C). The input A and B should be tied together to X, and C to Y . D). The input A should be tied to logic “0”, B to X, and C to Y .5. For a NAND gate in positive logic, if negative logic is adopted ，then NAND gate will be changed to （ D ）。

数字电子技术期末考试题及答案(经典)

xxx~xxx学年第x学期《数字电子技术》期末复习题第一部分题目一、判断题（每题2分,共30分。

描述正确的在题号前的括号中打“√”，错误的打“×”）【】1、二进制有0 ~ 9十个数码，进位关系为逢十进一。

【】2、（325）8 ＞（225）10【】3、十进制数整数转换为二进制数的方法是采用“除2取余法”。

【】4、在二进制与十六进制的转换中，有下列关系：（100111010001）2=（9D1）16【】5、8421 BCD码是唯一能表示十进制数的编码。

【】6、十进制数85的8421 BCD码是101101。

【】7、格雷码为无权码，8421 BCD为有权码。

【】8、数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

【】9、逻辑变量的取值，１比０大。

【】10、在逻辑代数中，逻辑变量和函数均只有0和1两个取值，且不表示数量的大小。

【】11、逻辑运算1+1=1【】12、逻辑运算A+1+0=A【】13、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。

【】14、在时间和幅度上均不连续的信号是数字信号，所以语音信号是数字信号。

【】15、逻辑函数的运算次序为：先算括号内，后算括号外；先求与，再求或，最后求非。

【】16、AB A C BC AB A C++=+【】17、逻辑函数表达式的化简结果是唯一的。

【】18、逻辑真值表、逻辑表达式、逻辑图均是逻辑关系的描述方法。

【】19、n个变量组成的最小项总数是2n个。

【】20、逻辑函数的化简方法主要有代数化简法和卡诺图化简法。

【】21、逻辑函数化简过程中的无关项一律按取值为0处理。

【】22、数字电路中晶体管工作在开关状态，即不是工作在饱和区，就是工作在截止区。

【】23、TTL或非门的多余输入端可以接高电平。

【】24、某一门电路有三个输入端A、B、C，当输入A、B、C不全为“1”时，输出Y为“0”，输入A、B、C全为高电平“1”时，输出Y为“1”，此门电路是或门电路。

西安电子科技大学2021数电期末试题

考试时间 120 分钟一、基础部分（共40分）1.（2分）完成下列数制转换：（25.25）10 = （）2= （）16 2.（2分）将十进制数转换为相应的编码表示。

（12）10 = （）8421BCD= （）余3码3.（4分）按照反演规则和对偶规则分别写出下列函数的反函数和对偶函数。

F =AB +E̅̅̅̅̅̅̅̅̅̅̅∙D +BC F̅ =__________________________________ F ∗=_________________________________4.（3分）按照要求写出下列函数的等价形式：5.（9分）已知某逻辑函数F 表达式如下，试完成下列内容：F =A̅C ̅+A ̅B ̅+BC +A ̅C ̅D ̅（1）在下图基础上完成该逻辑函数的卡诺图（下画线处也需要填写）（3分）。

===+=BC B A F （或与式）（与非与非式）（与或非式）（2）用卡诺图化简，写出该逻辑函数的最简与或式（2分）。

（3）根据化简结果，列出函数F的真值表（2分）。

（4）根据最简与或式画出该逻辑函数的电路图（2分）。

6.（6分）下图所示电路用于产生2相时钟信号，按照要求完成下述内容。

CQ1Q2（1）分别写出该电路的输出Q1和Q2的逻辑表达式（2分）。

（2）完成下列波形图，并说明在A 取不同值的情况下电路功能（初态为0）（4分）。

C Q Q2AQ1该电路的功能：_______________________________________________________ ____________________________________________________________________。

7.（6分）74194是双向移位寄存器，试判断下列电路的功能，并画出其状态表和状态图。

1（1）在下表中填写电路的状态表，并画出状态图（4分）状态图如下：（2）该电路的功能是:__________________________；（2分）装订线8.（8分）阅读如下电路，完成各项以下内容。

数字电路试题五套(含答案)

5.存储8位二进制信息，要个触发器。
6.JK触发器特征方程为。
二、单项选择题：(5×3=15分)
1.下列各式中的四变量A、B、C、D的最小项是：。
(A)ABCD(B)AB(C+D)(C) +B+C+ (D)A+B+C+D
2.Y= 的反函数为。
(A) = (B) =
(C) = (D) =
3.四个逻辑变量的取值组合共有。
5．一位8421BCD码译码器的数据输入线与译码输出线的组合是（）。
A．4:6 B.1:10 C.4:10 D.2:4
6．常用的数字万用表中的A/D转换器是（）。
A．逐次逼近型ADC B.双积分ADC C.并联比较型ADC
7．ROM属于（）。
A．组合逻辑电路B.时序逻辑电路
8．有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）。
1、解：Z（A、B、C）=AB+ C=AB(C+ )+ C（B+ ）
=ABC+AB + BC+ C
=m1+m3+m6+m7
= （5分）
（5分）
2、（1）当74LS161从0000开始顺序计数到1010时，与非门输出“0”，清零信号到来，异步清零。（1分）
（2）该电路构成同步十进制加法计数器。（2分）
2、1） 2）
《数字电子技术》试卷三
一、填空题（共19分，每空1分）
1．按逻辑功能的不同特点，数字电路可分为和两大类。
2．在逻辑电路中，三极管通常工作在和状态。
3．（406）10=（）8421BCD

10电本数字电路半期考卷

专业课原理概述部分一、选择题（每题1分，共5分）1. 数字电路中，下列哪种逻辑门可以实现逻辑“非”功能？A. 与门B. 或门C. 非门D. 异或门A. A + A = AB. A • A = AC. A + 0 = 0D. A • 1 = 04. 在二进制数系统中，下列哪个数是有效的？A. 102B. 1102C. 1112D. 102115.下列哪种触发器具有置位和复位功能？A. RS触发器B. D触发器C. JK触发器D. T触发器二、判断题（每题1分，共5分）1. 数字电路中的逻辑门是电子电路的基本单元。

（）2. 在数字电路中，高电平总是代表逻辑“0”。

（）3. 触发器是时序逻辑电路的基本单元。

（）4. 二进制数系统中，每个位的权重是2的幂次方。

（）5. 数字电路的信号只有两种状态，即高电平和低电平。

（）三、填空题（每题1分，共5分）1. 数字电路中的基本逻辑门包括____、____和____。

2. 在数字电路中，逻辑“1”和逻辑“0”分别对应于电路的____电平和____电平。

3. 一个二进制数1101可以转换为十进制数____。

4. 触发器根据功能可分为____触发器和____触发器两大类。

5. 时序逻辑电路根据时钟信号的变化，可以分为____时序电路和____时序电路。

四、简答题（每题2分，共10分）1. 简述数字电路与模拟电路的区别。

2. 什么是逻辑门，它有哪些基本类型？3. 简述触发器的基本功能。

4. 什么是二进制数，它有什么特点？5. 简述时序逻辑电路与组合逻辑电路的区别。

五、应用题（每题2分，共10分）1. 设计一个由与门、或门和非门组成的逻辑电路，实现逻辑函数F(A,B) = A + B'。

2. 给出一个二进制数1101，将其转换为等值的八进制数。

3. 使用RS触发器设计一个简单的双稳态电路。

4. 说明如何使用D触发器实现一个2分频器。

5. 分析一个简单的时序逻辑电路，描述其工作原理。

电子科技大学DSP半期考试题目总结2014

第四类题：DTFT、DFT的性质
1.A 498-point DFT X[k] of a real sequence x[n] has the following samples: X[0]=2, X[11]=7+j3, X[k1]=-2-j, X[112]=3-j0.7, X[k2]= -4+jα, X[249]=3, X[309]= -4-j2, X[386]=3+j0.7, X[412]=-2+jβ, and X[487]=7-j3. The values of remaining DFT samples are assumed to be zero.
x[m]e 8
m0
•when k = 0, 1, … , 7, Y[k] = X[k]; •when k = 8, 9, … , 15, Y[k]=X[k-8]. Or Y[k] = X[<k>8].
第五类题：圆周卷积和线性卷积
For the following two sequences:
x1[n] u[n]u[n 4] x2[n] 2n{u[,n]u[n 4]}
a) Determine the values of the indices k1 and k2. b) Determine the values of α and β.
c) Determine and x[249].
d) Determine the energy of x[n].
2. A sequence x[n] of length 8 has the eight-point DFT X[k] shown in Fig.
response:
H
(e
j
)

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电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 2 ）B. （ 4 ）C. （ 6 ）D. （ 8 ） 1-11．三态门的三个输出状态分别为：逻辑“1”、逻辑“0”和（ C ）A. （短路）B. （ 5V ）C. （高阻）D. （ 0.3V ） 1-12．与()x y xz ''+等价的逻辑关系为（ D ）A. XYZB. XY ’+XZ ’C. XY ’+X ’Z ’D. XY ’Z 1-13．逻辑式(),,2,3,4,5A B C∏等价的标准和表达式为（ B ）A. AB A B ''+B.(),,0,1,6,7A B C∑C. A B AB ''+D.(),,2,3,4,5A B C∑1-14．表示148个不同的符号或状态，至少需要多少位二进制编码（ C ）A.4位B. 6位C. 8位D. 10位1-15．对于按照逻辑式F AC BC '=+实现的电路，下列说法正确的是（ A ）A. 存在静态1型冒险B.存在静态0型冒险C.存在上述两种冒险D. 上述两种冒险都不存在二、选择题（单选题，每题3分，共45分）2-1．逻辑式(),,,6,7,8,9,13,14,15W X Y Z∑的最简和之积表达式为（ A ）A. ()()()W Y X Y X Y Z ''++++B. ()()()W Y X Y X Y Z '''''++++C. ()()()W Y Z X Y W X Y '''''+++++D. ()()()W Y Z X Y W X Y '''+++++2-2．利用二选一多路复用器(Y=SD 1+S ’D 0)，可以实现多种不同的逻辑功能。

下面电路中，能够实现F=A ⋅B 功能的是（ A ）。

2-3. 用卡诺图(Karnaugh Map )求下列逻辑函数F =)15,4(d )13,9,8,7,6,5,1(ZY,X,W,+∑的最简积之和表达式（与或表达式）是（ B ）A ． F= W ’X + Y ’Z + WX ’Z ’ + XZB 。

F= W ’X + Y ’Z + WX ’Y ’C ． F= W ’XY + Y ’Z + WX ’Z ’D 。

F= W ’XZ ’ + Y ’X ’Z + WX ’Z ’ + XZ2-4. 在同一四变量逻辑系统中，函数F1 = ∑ABCD (2,4,5,7,9,14) 和F2 = ∏ABCD (1,6,8,10,11,13) 之间满足（ A ）关系。

A. 对偶B. 相等C. 香农展开D. 反演（互非）2-5. 采用与或结构设计一个3输入表决器（输入占多数时输出高电平），至少需要采用多少个与门（ B ）A. 2个B.3个C.4个D.5个2-6. 已知逻辑函数为：F =(((A +B)’ + C ’ )’ + D)’, 在下面的四张真值表F I 、F II 、F III 、F IV 中，符合上述要求的真值表是（ C ）。

A. F IB. F IIC. F IIID. F IVA B C D F IF IIF IIIF IV 0 0 0 0 1 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 0 D 1 0 1 1 0 1 0 D 1 1 0 0 1 0 1 D 1 1 0 1 0 1 0 D 1 1 1 0 0 1 0 D 11111D2-7. 已知二变量输入逻辑门的输入A 、B 和输出F 的波形如图所示，判断是（D）逻辑门的波形。

A. 与非门B. 异或门C. 同或门D. 无法判断2-8. 以下描述一个逻辑函数的方法中只有( C )能唯一表示。

A.表达式B.逻辑图C.真值表D.波形图2-9. 用八选一多路复用器74x151实现四变量函数∑=ABCD F )15,13,12,10,9,7,6,3(,若电路的部分连接如图所示，则74x151的输入D2端应接（ A ）。

A. 逻辑0 B. 逻辑1 C. 输入D D. 输入D 取非2-10. 逻辑函数())12,11,10,3,0(15,14,9,8,2,1,,,d FZ Y X W +=∑;其最简和之积表达式为( B ).A. ( (W +X ’)(X ’+Y+Z ’) )B. ( (W+X ’)(X ’+Y) )C. ( (X+Y ’) (W ’+X) )D. ((W ’ +X)(X+Y ’+Z) ) 2-11. 计算机内以2的补码形式存有多个二进制有符号数。

所有数字的长度都是8位。

则若计算机内数码A=01011010, B=10001011, 则 -A+B=（ B ）。

AF BA.（00110001,无溢出）B.（00110001,溢出）C.（00110101,溢出）D.（00110101,无溢出）2-12．在下列电路中，设每个门电路的平均延迟时间为5ns 。

在稳定状态下，若A 在时间t=0时从高电平突变到低电平，则F 发生第二次电平变化的时间为( D )A.t=5nsB. t=10nsC. t=15nsD. t=20ns2-13．优先编码器74LS148输入为: I 0-L ，I 1-L ，I 2-L ，I 3-L ，I 4-L ，I 5-L ，I 6-L ，I 7-L ，输出为Y 2-L ,Y 1-L ,Y 0-L 。

I 7-L 具有最高优先级，当使能输入S _L =0 ， I 2-L =I 5-L =I 6-L =0, I 0-L =I 1-L =I 3-L =I 4-L =I 7-L =1时，输出Y 2-L ,Y 1-L ,Y 0-L 应为( B ).A.( 110 )B. ( 001 )C. ( 010 )D. ( 101 )2-14．右边电路中，当C1，C2=（ D ）时，F=(A+B)’。

A ．（0，0） B ．（0，1） C ．（1，0） D ．（1，1）2-15．某组合逻辑电路的输入波形A ，B ，C 和输出波形F 如下图所示。

该电路的标准和表达式为（ D ）A. (),,1,3,5,7A B C∑B. (),,0,2,4,6A B C∑ C. (),,2,3,5,7A B C∑D.(),,1,2,4,7A B C∑三、选择题（多选题，每题2分，共10分）评分要求：全对得2分，有错扣1分，全错不得分。

3-1．已知有二输入逻辑门，输入A 、B 与输出F, 若满足A=1, B=1时, F=0，则A , B 与F 之间的逻辑关系可能是( A 、 C 、 D )A. 异或B. 同或C. 与非D. 或非3-2．在4输入CMOS 与非门的使用中，如有未用输入信号端应作（ A 、B ）的处理。

A. ( 接电源正极 ) B. ( 接逻辑“1” ) C. ( 接逻辑“0” ) D. ( 接地 )3-3．下列可能产生两组竞争—冒险问题的逻辑函数是( A 、D )A. F=A’·B + A·C + B’·CB. F=A’·B + A·C + B·CC. F=(A+B)·(B’+C)·(C+D)D. F=(A+B’)·(B+C)·(C’+D)3-4．已知函数)'''()''(),,,(C B D C AB D C B A F ++=，则它的最简表达式有（ A 、B ）。

A.（ A ’+B+C ’D ’ ） B.（ (A ’+B+C ’)(A ’+B+D ’) ） C.（A ’+B+B ’C ’D ’） D.（A ’+B ）3-5．使得4输入CMOS 或非门的输出为“0”的输入情况有 ( A 、D 、E )A. 全部输入取“1”B. 全部输入取“0”C. 全部输入悬浮（不接）D. 全部输入中有“0”E. 全部输入中有“1”四、分析、设计题部分：4-1．试采用与或结构设计一输入为8421BCD 码的译码器，分别采用利用无关项进行化简和不利用无关项进行化简，请比较两种方案实现的译码器中所使用的一级与门数量以及与门输入端数量的差异。