30.用元件例化语句设计电路
VHDL中元件例化语句的使用
（２）元 件例 化 语句
例 化名 ：元 件 名 ＰＯＲＴ ＭＡＰ（ ［端 口名 ＝＞］ 连接 端 口名 ，．．．） ；
元 件 例 化 语 句 ，其 中的 例 化 名 必 须是 已经 存在 的 ， 它类 似 于 标在 当前 电路 设计 系 统 中的一 个插 座 名 ，而 元件 名 则是 准 备在 此插 座 上 插入 的底 层 设计 中的 元件 名 ＰＯＲＴ ＭＡＰ是 端 口映射 ，或 端 口 连接 的意 思 ，其 中 的“端 口名 ”是在 元件 定 义语 句 中 的端 口名表 中 己 定 义好 的 元件 端 口的 名字 ，或 者 说是 顶层 文 件 中待 连接 的 各个 元件 本 身 的端 口名 。“连 接 端 口名 ”则是 顶 层系 统 中准 备 与接 入 的元 件 的 端 口相 连 的通信 线名 ，相 当于插 座上各插 针的 引脚 名 。元 件例化 就是 讲元 件的 引脚与 调用该 元件 的端 口的引脚相 关联 ，该关联 有三种 表达 方式 ，一是端 口名关 联法 也称 端 口名 映射 法 。形式 ：例 化名 ： 元件 名 ＰＯＲＴ ＭＡＰ（信号 关联式 １，信号关 联式２，…）；信号 关联式 形如 ： ｂ＝＞ｂ１，意思是将元 件的 引脚ｂ与调用该 元件 的端 ［Ｓｌｂｌ相关 联 ，符号“＝＞” 为连接 符 号 。这 时 ，端 口名 与 连接 端 口名 的对 应 形式 在ＰＯＲＴ ＭＡＰ 句 中 的位置 可 以是 任 意 的 。二 是 位置 关 联法 。所 谓 位置 关 联 ，就是 以位置 的对 应 关系 连 接相 应 的端 口。形 式 ：例 化 名 ：元 件 名 ＰＯＲＴ ＭＡＰ（信号 ｌ，信 号２， …）；使 用 这种 方 式 ，端 口名 和关 联 连接 符 号 都 可省 去 ，在ＰＯＲＴ ＭＡＰ子 句 中要 求连 接端 口的信 号排 列 方 式与 所 需例 化 的 元件 端 口定 义 的端 口名 相对 应 。三 是 混合 关联 法 ， 即端 口 名 映射 法与 位置 关 联法 相结 合使 用 的方 法 。
元件例化语句
位置映射方法
所谓位置映射就是在下一层中元件声明的信号书写顺 序位置和PORT MAP（）中指定的实际信号书写顺序位置 一一对应。例如，在二输入与门中端口的输入输出定义为： PORT (a,b: IN BIT;
c: OUT BIT);
在设计的引用中与门u2的信号对应关系描述为：
u2: and2 PORT MAP (nsel,d1,ab);
例1：利用2输入与非门元件，设计4输入的与非与 非电路。 方法2：将元件声明放在程序包里进行说明 第一步：设计2输入与非门，其VHDL源程序为 nand_2.vhd; 第二步：元件声明，放在程序包里，其VHDL源程 序为mypkg.vhd; 第三步：元件例化，其VHDL源程序为 mynand_4.vhd;
library ieee;
use ieee.std_logic_1164.all; entity nand_2 is port(a,b:in std_logic; y:out std_logic); end nand_2; architecture one of nand_2 is begin process(a,b) begin y<=a nand b; end process; end one;
作业题 • 用一位D触发器，利用元件例化语句实现 4位移位寄存器。 • 思路： • （1）设计一位D触发器的源程序文件 shift_reg1.vhd。 • （2）用元件例化实现4位移位寄存器文 件shift_reg4.vhd。
RTL寄存器原理图
library ieee; use ieee.std_logic_1164.all; entity shift_reg1 is port(clk:in std_logic; D:in std_logic; Q:out std_logic); end entity; architecture one of shift_reg1 is begin process(clk,D) begin if clk'event and clk='1' then Q<=D; end if; end process;
元件例化
元件例化语句元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引入一个新的低一级的设计层次。
在这里，当前设计实体相当于一个较大的电路系统，所定义的例化元件相当于一个要插在这个电路系统板上的芯片，而当前设计实体中指定的端口则相当于这块电路板上准备接受此芯片的一个插座。
元件例化是使VHDL 设计实体构成自上而下层次化设计的一种重要途径。
在一个结构体中调用子程序，包括并行过程的调用非常类似于元件例化，因为通过调用，为当前系统增加了一个类似于元件的功能模块。
但这种调用是在同一层次内进行的，并没有因此而增加新的电路层次，这类似于在原电路系统增加了一个电容或一个电阻。
元件例化是可以多层次的，在一个设计实体中被调用安插的元件本身也可以是一个低层次的当前设计实体，因而可以调用其它的元件，以便构成更低层次的电路模块。
因此，元件例化就意味着在当前结构体内定义了一个新的设计层次，这个设计层次的总称叫元件，但它可以以不同的形式出现。
如上所说，这个元件可以是已设计好的一个VHDL 设计实体，可以是来自FPGA 元件库中的元件，它们可能是以别的硬件描述语言，如Verylog 设计的实体。
元件还可以是软的IP 核，或者是FPGA 中的嵌入式硬IP 核。
元件例化语句由两部分组成，前一部分是对一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明，它们的语句格式如下：（1）元件定义语语句COMPONENT 元件名GENERIC (类属表)；PORT (端口名表)；END COMPONENT 文件名；（2）元件例化语句例化名：元件名 PORT MAP( [端口名 =>] 连接端口名，...) ；以上两部分语句在元件例化中都是必须存在的。
第一部分语句是元件定义语句，相当于对一个现成的设计实体进行封装，使其只留出对外的接口界面。
EDA完整版答案
1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A. 文件名和实体可以不同名B. 文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置8. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中9. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别10. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别11. 关于VHDL数据类型，正确的是 B 。
A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关12. 下面数据中属于实数的是 B 。
A. 4.2B. 3C. …1‟D. “11011”13. 下面数据中属于位矢量的是 D 。
A. 4.2B. 3C. …1‟D. “11011”14. 关于VHDL数据类型，正确的是 B 。
A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据D. 前面三个答案都是错误的15. 可以不必声明而直接引用的数据类型是 C 。
EDA复习的知识要点1
EDA知识要点：1、目前流行的HDL语言有那些？；2、什么是ASIC。
3、VHDL是由什么机构制定并公布的。
4、VHDL的两大类基本描述语句是什么。
5、MAX+PLUSⅡ平台上，原理图、仿真波形文件、VHDL文件的扩展名是什么？6、结构体常见的功能语句有那些？7、子程序分为那两类，其结构为什么。
8、信号与变量的赋值有何区别？。
9、可编程器件分为哪些类？10、VHDL中常见的库有那些？。
11、不完整的条件语句与完整的条件语句生成的电路有何区别12、VHDL的标识符由什么构成。
13、VHDL中预定义数据类型有那些？。
14、CASE语句使用当中的注意事项。
15、目前国际上较大的PLD器件制造公司有那几家公司。
16、VHDL数据对象有什么17、赋值语句分哪些类，分别写出一句赋值语句。
18、实现时序电路和逻辑组合电路分别用什么语句实现，分别写出他们的一般表式。
19、简述元件例化语句组成及语句格式。
20、数据对象有哪些种，分别写出定义这些数据对象的一般表述格式。
21、简述进程语句的使用要点？22、写出VHDL常用的顺序语句的名称。
23、简述VHDL逻辑操作符的种类及所允许的操作数的数据类型。
24、EDA技术的含义。
25、VHDL语言中的逻辑操作符有那些？26、目前较流行的集成EDA开发环境（软件）有那些？27、简述EDA技术的CPLD/FPGA的设计流程。
28、写出实体中的PORT语句结构并说明其作用。
29、简述EDA技术经历了那几个发展阶段。
30、写出元件例化语句语句格式，并说明其作用。
31、试比较图形输入法和文本输入法有何优缺点？32、结构体的语言格式与作用。
33、写出PROCESS语句结构的一般表达格式？34、EDA技术常用的输入方法有？35、什么是实体和结构体，其功能是什么？，36、MAX+pulsⅡ的编辑窗口有那几种，分别是什么？37、MAX+pulsⅡ的原理图输入法、文本输入法、波形输入法生成的文件扩展名为？38、VHDL的操作符有那几大类？每一类的操作符分别是什么？每一类操作符可以对那些数据进行操作（运算）？39、VHDL中如没有特别的说明算术操作符‘ + ’号对应的操作数为什么类型40、可编程器件（PLD）分为哪两类41、标准逻辑位数据类型常用的数值有哪几种？42、在VHDL语言中常见的的数据类型有那些？43、完整的条件语句将产生什么电路，不完整的条件语句将产生什么电路。
VHDL复习题
C.idata <= X”AB” D. idata <= B”21”;
18. VHDL中，为目标变量赋值符号是 。
A. =: B. = C. <= D. :=
19. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 。
A. 0 B. 1 C. 2 D. 不确定
20. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。 。
A. 数据类型不同不能进行运算 B. 数据类型相同才能进行运算
C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关
11. vhdl语言是一种结构化的设计语言，一个设计实体包括实体和结构体两部分，结构体描述的是 。
A．器件外部特性 B. 器件的内部功能
B. 在系统编程
C. 没有特定意义
D. 使用编程器烧写PLD芯片
15. 执行下列语句后Q的值等于 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
15. VHDL的实体声明部分指定了设计单元的 或 它是设计实体对外的一个通信界面，是外界可以看到的部分。
16. 在VHDL中最常用的库是 标准库，最常用的数据包是 数据包。
17. 过程调用的两种方法为 和 。
……
E<=(2=>’1’, 4=>’0’, OTHERS=>’1’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
edA考试卷(带答案)
2008～2009学年第一学期EDA技术A卷适用：06级电子信息工程专业EDA技术A一、填空题：（共20分，每空1分）1、在VHDL程序设计中，常用的库有（IEEE库）（STD ）（WORK ）库等。
2、Max_plusII为原理图输入设计配备了各种需要的元件库，它们分别是（基本逻辑元件库）（宏功能元件库）（宏功能块LPM库）。
3、采用原理图输入设计的文件后缀为（.gdf ），采用波形图输入设计的文件后缀为（.wdf ）4、在VHDL中的数值类属性测试函数主要有（left）（right）（high ）和LOW。
5、FPGA/CPLD的设计流程为（设计输入）、（综合）（适配）（时序仿真与功能仿真）（编程下载）（硬件测试）。
6、若D<= “11” & ‘00’ & “01”，则D的值为（“110001”）。
7、若定义W : BUFFER STD_LOGIC_VECTOR(0 TO 5)，程序中有W<=“100111”；则W(2)的值为（0 ）。
8、定义signal f,g:std_logic_vector(5 downto 0); 若f的值为“101011”，若执行g<=(5=>f(1),4=>’1’, others=>f(4)); 则g的值是（110000 ）。
二、简答题：（共10分）1、VHDL程序一般包括几个组成部分，每部分的作用是什么？答：VHDL程序一般包括3个组成部分，它们是（1）实体，它描述的是电路器件的端口构成和信号属性；（2）结构体，描述设计实体的内部结构和外部设计实体端口间的逻辑关系；（3）库及程序包的声明，在设计实体中的语句可以使用库中相应程序包的数据和文件。
2、什么叫顺序语句，它的适用范围是什么？VHDL有那几种基本的顺序语句？答：执行顺序与它们的书写顺序基本一致的语句叫顺序语句，顺序语句只能出现在进程和子程序中，子程序包括函数和过程。
电子科技《EDA技术》在线作业1辅导答案
电子科技《EDA技术》在线作业1
单选题
一、单选题（共 20 道试题，共 100 分。
）
1. 根据VHDL语法规则，下面哪个标识符是非法的标识符
A. not—Ack
B. constant
C. FFT_1024_1
D. state0
-----------------选择：B
2. MAX+PLUS的文本文件类型是（后缀名）是
A. *.scf
B. *.vhd
C. *.gdf
D. *.sof
-----------------选择：B
3. 字符串型文字O“1234”的长度为___________。
A. 12
B. 4
C. 8
D. 16
-----------------选择：A
4. 值为“1110”的标准逻辑矢量，进行sla运算后值为____________ 。
A. 1100
B. 1101
C. 1110
D. 1000
-----------------选择：B
5. 一个完整的VHDL程序，至少应包括三个基本组成部分是
A. 实体、子程序、配置
B. 实体、结构体、配置、函数
C. 结构体、状态机、程序包和库
D. 实体、结构体、程序包和库
-----------------选择：D
6. 在元件例化语句中，用_______符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。
A. =
B. :=
C. <=
D. =>
-----------------选择：D
7. 实体说明中包括端口说明，那么端口的模式可分为以下哪几种。
EDA技术智慧树知到答案章节测试2023年湖南工业大学
绪论单元测试1.学习EDA技术这门课程的具体要求是（）A:较好地掌握应用EDA技术进行系统设计开发的方法，具备应用EDA技术进行综合性数字系统设计的初步能力，经过后续的综合应用实践，能够从事FPGA的设计与开发、SOPC的设计与开发以及ASIC的前端设计等工作。
B:掌握EDA技术的基本概念、基础知识；了解FPGA/CPLD的结构、工作原理、性能指标及应用选择；熟练掌握硬件描述语言VHDL的编程；熟练掌握EDA技术的开发软件及EDA实验开发系统的使用。
C:初步掌握基于FPGA的VLSI系统设计与实现的方法和技术，具备分析、解决实际问题的能力，具有较强的专业实践能力和创新能力。
答案:ABC2.学习EDA技术这门课程，我们希望达到的学习目标是（）A:基本掌握SOC的设计与开发方法B:掌握一种硬件描述语言VHDLC:基本掌握ASIC的后端设计与开发D:基本掌握SOPC的设计与开发方法E:熟悉FPGA的设计与开发F:基本掌握ASIC的前端设计与开发答案:BDEF3.EDA技术课程的学习要点是（）A:运用四种手段（案例分析、应用设计、线上学习、上机实践)B:掌握两个工具(FPGA/CPLD开发软件、EDA实验开发系统的使用)C:抓住一个重点(硬件描述语言编程)D:以课题为中心，以研究式教学为主要形式E:采用五个结合(边学边用相结合、边用边学相结合、理论与实践相结合、线上与线下相结合、课内与课外相结合)答案:ABCDE第一章测试1.EDA的中文含义是（）A:计算机辅助设计B:电子设计自动化C:计算机辅助工程设计答案:B2.狭义的EDA技术，就是指以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
ALU(算术逻辑运算单元)的设计
EDA技术与应用实验报告(四)实验名称：ALU（算术逻辑运算单元）的设计姓名：陈丹学号：100401202班级：电信（2）班时间：2012.12.11南京理工大学紫金学院电光系一、实验目的1、学习包集和元件例化语句的使用。
2、学习ALU电路的设计。
二、实验原理1、ALU原理ALU的电路原理图如图1 所示，主要由算术运算单元、逻辑单元、选择单元构成。
图1ALU功能表如表1 所示。
表12、元件、包集在结构体的层次化设计中,采用结构描述方法就是通过调用库中的元件或者已经设计好的模块来完成相应的设计。
在这种结构体中，功能描述就像网表一样来表示模块和模块之间的互联。
如ALU 是由算术单元、逻辑单元、多路复用器互相连接而构成。
而以上三个模块是由相应的VHDL 代码产生的，在VHDL 输入方式下，如果要将三个模块连接起来，就要用到元件例化语句。
元件例化语句分为元件声明和元件例化。
1、元件声明在VHDL 代码中要引入设计好的模块，首先要在结构体的说明部分对要引入的模块进行说明。
然后使用元件例化语句引入模块。
元件声明语句格式：component 引入的元件（或模块）名port(端口说明);end component;注意：元件说明语句要放在“architecture”和“begin”之间。
2、元件例化语句为将引入的元件正确地嵌入到高一层的结构体描述中，就必须将被引用的元件端口信号与结构体相应端口信号正确地连接起来，元件例化语句可以实现该功能。
元件例化语句格式：标号名：元件名（模块名）port map（端口映射）；标号名是元件例化语句的唯一标识，且结构体中的标识必须是唯一的；端口映射分为：位置映射、名称映射。
位置映射指port map 中实际信号的书写顺序与component 中端口说明中的信号书写顺序一致，位置映射对书写顺序要求很严格，不能颠倒；名称映射指port map 中将引用的元件的端口信号名称赋予结构体中要使用元件的各个信号，名称映射的书写顺序要求不严格，顺序可以颠倒。
元件例化
元件声明是对VHDL模块（即底层设计，也是完整的VHDL设计）的说明，使之可在其他被调用，元件声明可放在程序包中，也可在某个设计的构造体中声明。
元件例化指元件的调用。
元件声明及元件例化的语法分别如下：元件声明：component〈元件实体名〉prot（〈元件端口信息，同该元件实现时的实体的port部分〉）；end compnent；—元件例化：〈例化名〉：〈实体名，即元件名〉port map（〈端口列表〉）；例如，在一个设计中调用一个模为10的计数器cntm10和一个七段译码器decode47构成如下电路，则该调用过程孥即元件例化。
VHDL描述如下：library ieee;use ieee.std_logic_1164.all;entity cntvh10 isport (rd, ci, clk : in std_logic;co : out std_logic;qout : out std_logic_vector (6 downto 0));end cntvh10;architecture arch of cntvh10 isComponent decode47 isport (adr : in std_logic_vector (3 downto 0);decodeout : out std_logic_vector (6 downto0));end Component;—元件声明Component cntm10 isPort ( ci : in std_logic;nreset : in std_logic;clk : in std_logic;co : out std_logic;qcnt : buffer std_logic_vector (3 downto 0));end Component;signal qa: std_logic_vector (3 downto 0);beginu1 : cntm10 port map (ci, rd, clk, co, qa); —元件例化u2 : decode47 port map ( decodeout=>qout, adr=>qa);end arch;元件例化时的端口列表可按位置关联方法,如u1,这种方法要求的实参（该设计中连接到端口的实际信号，如ci，等）所映射的形参（元件的对外接口信号）的位置同元件声明中的一样；元件例化时的端口列表也可按名称关联方法映射实参与形参，如u2。
EDA技术EDA技术试卷(练习题库)(2023版)
EDA技术EDA技术试卷(练习题库)1、个项目的输入输出端口是定义在（）。
2、描述项目具有逻辑功能的是（）。
3、关键字ARCHITECTURE定义的是。
4、 MAXPLUSII中编译VHDL源程序时要求（）。
5、 1987标准的VHDL语言对大小写是（）。
6、关于1987标准的VHDL语言中，标识符描述正确的是（）。
7、符合1987VHDL标准的标识符是（）。
8、 VHDL语言中变量定义的位置是（）。
9、 VHDL语言中信号定义的位置是（）。
10、变量是局部量可以写在（）。
11、变量和信号的描述正确的是（）。
12、关于VHDL数据类型，正确的是（）。
13、下面数据中属于实数的是（）。
14、下面数据中属于位矢量的是（）。
15、可以不必声明而直接引用的数据类型是（）。
16、 STD_LOGIG_1164中定义的高阻是字符（）。
17、 STD_LOGIG_1164中字符H定义的是（）。
18、使用STD_LOGIG_1164使用的数据类型时（）。
19、 VHDL运算符优先级的说法正确的是（）。
20、如果a=1，b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是（）。
21、不属于顺序语句的是（）。
22、正确给变量X赋值的语句是（）。
23、 EDA的中文含义是（）。
24、 EPF10K20TC144-4具有多少个管脚（）。
25、如果a=1，b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是（）。
26、 MAX+PLUSII的，数据类型为std_logic_vector，试指出下面那个30、在一个VHDL，数据类型为integer，数据范围0to127，下面哪个赋31、下列那个流程是正确的基于EDA软件的FPGA/CPLD和变量的说法，哪一个是不正确的：（）。
33、下列语句中，不属于并行语句的是：（）。
34、（）在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。
35、不是操作符号它只相当与作用" target="_blank">在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。
EDA程序设计试题及答案
1．请画出下段程序的真值表，并说明该电路的功能。
LIBRARY ieee；USE ieee。
std_logic_1164。
all;ENTITY aaa ISPORT( oe，dir :IN STD_LOGIC ;a,b ：INOUT STD_LOGIC_VECTOR（7 DOWNTO 0 ）;END aaa ；ARCHITECTURE ar OF aaa ISBEGINPROCESS(oe , dir ）输入输出BEGIN a1 a0 x3 x2 x1 x0 IF oe=’0' THEN a〈=”zzzzzzzz”；b〈="zzzzzzzz”; 0 0 0 0 0 1 ELSIF oe=’1’THEN 0 1 0 0 1 0 IF dir='0’THEN b<=a; 1 0 0 1 0 0ELSIF dir=’1’THEN a〈=b; 1 1 1 0 0 0ENDIF;END IF ;END PROCESS ；END ar ；功能为：2－4译码器…………………………………………。
4分2．请说明下段程序的功能，写出真值表，并画出输入输出波形。
LIBRARY ieee;USE ieee。
std_logic_1164。
all；USE ieee。
std_logic_arith.all;USE ieee。
std_logic_unsigned.all;ENTITY aaa ISPORT( reset，clk：IN STD_LOGIC;q: BUFFER STD_LOGIC_VECTOR（2 DOWNTO 0）)；END aaa;ARCHITECTURE bd OF aaa ISBEGINPROCESS（clk,reset)BEGINIF （rese t=’0') THEN q〈=”000"；ELSIF (clk'event AND clk='1’）THENIF (q=5）THEN q<="000"；ELSE q〈=q+1;END IF;END IF；END PROCESS；END bd；功能为：带进位借位的4位加/减法器 (3)输入输出波形图如下：………………………………………………………7分ma［b[3。
课程考试标准
《DSP技术》课程考试标准总学时：20(理论)+12（实验） 学分： 2一、课程性质：专业限选课二、考试形式： 开卷考试 时间：120分钟三、考试题型：（1）单项选择题 （2）判断题（3）简答题 （4）程序分析题四、课程考核范围及要求:1、绪论了解DSP器件的特点、种类、应用领域，DSP与其它微处理器的比较，DSP 系统的特点，当前主要的DSP产品及性能。
2、DSP的硬件结构了解TMS320系列DSP的硬件结构，包括DSP器件的结构与工作原理；重点了解’C54xx系列定点DSP的硬件结构（CPU结构、总线结构、存储器结构、集成片内外设等）及工作原理，片内外设组成及工作原理（异步串行口、带FIFO的同步串行口、扩展寻址、定时/计数器等）；掌握以’C54xx为代表的定点DSP的硬件体系结构及片内外设的使用方法。
3、DSP的软件结构了解TMS320C54xx系列DSP数据寻址方式、指令系统、特殊指令使用说明、伪指令的作用、命令控制文件作用及格式要求、程序基本结构、基于C和汇编以及混合语言编程的方法等；重点掌握间接寻址方式，命令控制文件的编写和DSP程序的编写。
4、DSP的开发工具了解DSP器件仿真开发技术，包括程序开发平台CCS的使用，XDS510硬件仿真器的程序加载、调试和固化等基本操作；重点掌握利用CCS调试程序的方法，特别是可视化调试工具、软件仿真器的使用；要求熟悉XDS510硬件仿真器的使用。
5、DSP应用程序设计掌握汇编语言工具，伪指令及系统集成与调试工具的使用；了解链接命令文件(.cmd)的含义及应用；熟悉应用系统设计方法及步骤。
五、不同题型考试内容所占比重：（1）单项选择题占30% （2）判断题占15% （3）简答题占30% （4）程序分析题占25%。
六、成绩评定方式：本课程评分采用百分制评分法。
统一评分标准，卷面成绩仅表示期末考试成绩。
期末考试成绩占本门课程总评分的60%，平时成绩占20%，实验及实验考核成绩占20%，按此比例计算学生该门课程最后的总评成绩。
FPGA应用设计考试试卷+答案+超详细解答
试题区：（试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆）一、单项选择题：（20分）1．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C___。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；(进程由声明语句、顺序语句、敏感信号列表组成)D.当前进程中声明的变量不可用于其他进程。
2．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。
（信号赋值符号 <= ）A.idata := 32;B.idata <= 16#A0#; (十进制数为:10*16= 160，idata范围为0~127)C.idata <= 16#7#E1;（十进制数为:7*16^1= 112）D.idata := B#1010#;3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C___。
A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构）B.FPGA是全称为复杂可编程逻辑器件；(FPGA 现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件)C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
（MAX7000系列属CPLD结构）4．进程中的变量赋值语句，其变量更新是___A___。
(变量（variable）是立即完成的，信号（signal）有延时)A.立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。
5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___D___。
2011年第一学期FPGA考试复习资料及答案
if clk 称'1' IF(CLK称量1量AN号 CLK量司三司NT) TH司N then Q积称d; Q积称d; end if; end process; end d; end one; 四銓三H号L 程序填空 10 分 面程序是参数可定制带计数使能异步复位计数器的 三H号L 述， 述，试补充完整銔 试补充完整銔 程序-- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee; use I司司司.std_logic_1164.all; use I司司司.std_logic_unsigne.all; use I司司司.std_logic_arith.all; entity counter_n is generic (width : integer :称 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector (width - 1 downto 0)); end counter_n; architecture behave of counter_n is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst) begin if rst 称 '1' then ―― 清零 count 积称 (others 称> ‘0量); elsif clk量event and clk 称 ‘1量 then ―― 边沿检测 if load 称 '1' then count 积称 data; elsif en 称 '1' then count 积称 count + 1; end if; end if; end process; q 积称 count; end behave; 四銓编程序 20 分 1.已知电路原理图如 1.已知电路原理图如 ，请用 三H号L 语言编写 程序 三H号L 程序设计 15 分 设计一数据选择器 MU下, 系统模块图和功能表如 图所示銔试采用 面 种方式中的两种 来 述该数据选择器 MU下 的结构体銔
EDA技术习题.
第一章EDA技术概述填空题1.一般把EDA技术的发展分为_______、_______和________三个阶段。
2.在EDA发展的_________阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。
3.在EDA发展的_______阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。
4.EDA设计流程包括_________、__________、__________和_________四个步骤。
5.EDA的设计验证包括________、__________和_________。
6.EDA的设计输入方式主要包括________、________和_________。
7.文本输入是指采用_________进行电路设计的方式。
8.功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为_______。
9.时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为________或_______。
10.当前最流行的并成为IEEE标准的硬件描述语言包括_________和________.11.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为_______的设计法。
12.EDA工具大致可以分为________、_______、_______、________以及_____等5个模块。
13.将硬件描述语言转换为硬件电路的重要工具称为_______。
单项选择题1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来,并送入计算机的过程称为( ).①设计输入②设计输出③仿真④综合2.在设计输入完成后，应立即对设计文件进行（）①编辑②编译③功能仿真④时序仿真3.在设计处理工程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（）①熔丝图②位流数据③图形④仿真4.在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是生成（）①熔丝图②位流数据③图形④仿真5．在C语言的基础上演化而来的硬件描述语言是（）①VHDL②Verilog HDL③AHD④CUPL6.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（）设计法。
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componentfulladd
port(in1,in2,cin:instd_logic;
fsum,fcarry:outstd_logic);
end component;
begin
u1:halfadd
port map(a=>a(0),hsum=>sum(0),hcarry=>cout1,b=>b(0));
重庆科创职ቤተ መጻሕፍቲ ባይዱ学院授课方案（教案）
课名：教 师：
班级:编写时间：
课题：
用元件例化语句设计电路
授课时数
2
教学目的及要求：
1.掌握VHDL中元件例化语句的相关语法
2.会用元件例化语句设计VHDL程序并进行硬件测试
教学重点：
元件例化语句的VHDL相关语法
教学难点： 元件声明和元件例化语句的位置
教学步骤及内容 ：
libraryieee;
use ieee.std_logic_1164.all;
entity add4 is
旁批栏：
port(a:instd_logic_vector(3downto0);
b:instd_logic_vector(3downto0);
sum:outstd_logic_vector(3downto0);
旁批栏：
6.引脚指定
指定输入输出对应的芯片的引脚，注意一些引脚不能用。选择菜单命令Assign | Pin/Location/Chip，将设计的4位寄存器与目标芯片(EPM7128SLC84-10)联系起来.
7.程序下载
Max+PlusII-progeammer-JTAG-Multi-DeviceJTAG chain setup-Select Programming file–找到你所要的.pof文件-add-OK
8.实验箱上现象的分析描述与验证。
9.注意事项：编译顶层电路前，必须先设计好，或门电路，半加器程序，全加器程序供4位加法器调用。
三.小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四.作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
cout4:outstd_logic);
end add4;
architecturebehavof add4 is
signal cout1,cout2,cout3:std_logic;
componenthalfadd
port(a,b:instd_logic;
hsum,hcarry:outstd_logic);
u2:fulladd port map(a(1), b(1), cout1, sum(1), cout2);u3:fulladd
port map(in1=>a(2),in2=>b(2),cin=>cout2,fsum=>sum(2),fcarry=>cout3);
u4:fulladd port map(in1=>a(3),in2=>b(3),cin=>cout3,fsum=>sum(3),fcarry=>cout4);
END COMPONENT;
元件例化语句的书写格式为：
<标号名:> <元件名> [GENERIC MAP(参数映射)]
PORT MAP(端口映射表);
2.设计任务：设计1个4位加法器，用元件例化语句实现。
3.设计过程：
（1）输入设计项目并将其设为当前项目
（2）在文本编辑窗中设计输入4位加法器的VHDL代码
一.复习旧课
二.新课
1.VHDL相关语法理论知识讲解
元件例化语句：
元件例化就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与当前设计实体中的指定端口相连
COMPONENT语句的一般书写格式如下：
COMPONENT <引用元件名>
[GENERIC <参数说明>;]
PORT <端口说明>;
endbehav;
4.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
5.项目时序仿真
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真。