30.用元件例化语句设计电路
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end component;
componentfulladd
port(in1,in2,cin:instd_logic;
fsum,fcarry:outstd_logic);
end component;
begin
u1:halfadd
port map(a=>a(0),hsum=>sum(0),hcarry=>cout1,b=>b(0));
重庆科创职ቤተ መጻሕፍቲ ባይዱ学院授课方案（教案）
课名：教 师：
班级:编写时间：
课题：
用元件例化语句设计电路
授课时数
2
教学目的及要求：
1.掌握VHDL中元件例化语句的相关语法
2.会用元件例化语句设计VHDL程序并进行硬件测试
教学重点：
元件例化语句的VHDL相关语法
教学难点： 元件声明和元件例化语句的位置
教学步骤及内容 ：
libraryieee;
use ieee.std_logic_1164.all;
entity add4 is
旁批栏：
port(a:instd_logic_vector(3downto0);
b:instd_logic_vector(3downto0);
sum:outstd_logic_vector(3downto0);
旁批栏：
6.引脚指定
指定输入输出对应的芯片的引脚，注意一些引脚不能用。选择菜单命令Assign | Pin/Location/Chip，将设计的4位寄存器与目标芯片(EPM7128SLC84-10)联系起来.
7.程序下载
Max+PlusII-progeammer-JTAG-Multi-DeviceJTAG chain setup-Select Programming file–找到你所要的.pof文件-add-OK
8.实验箱上现象的分析描述与验证。
9.注意事项：编译顶层电路前，必须先设计好，或门电路，半加器程序，全加器程序供4位加法器调用。
三.小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四.作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
cout4:outstd_logic);
end add4;
architecturebehavof add4 is
signal cout1,cout2,cout3:std_logic;
componenthalfadd
port(a,b:instd_logic;
hsum,hcarry:outstd_logic);
u2:fulladd port map(a(1), b(1), cout1, sum(1), cout2);u3:fulladd
port map(in1=>a(2),in2=>b(2),cin=>cout2,fsum=>sum(2),fcarry=>cout3);
u4:fulladd port map(in1=>a(3),in2=>b(3),cin=>cout3,fsum=>sum(3),fcarry=>cout4);
END COMPONENT;
元件例化语句的书写格式为：
<标号名:> <元件名> [GENERIC MAP(参数映射)]
PORT MAP(端口映射表);
2.设计任务：设计1个4位加法器，用元件例化语句实现。
3.设计过程：
（1）输入设计项目并将其设为当前项目
（2）在文本编辑窗中设计输入4位加法器的VHDL代码
一.复习旧课
二.新课
1.VHDL相关语法理论知识讲解
元件例化语句：
元件例化就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与当前设计实体中的指定端口相连
COMPONENT语句的一般书写格式如下：
COMPONENT <引用元件名>
[GENERIC <参数说明>;]
PORT <端口说明>;
endbehav;
4.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
5.项目时序仿真
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真。
componentfulladd
port(in1,in2,cin:instd_logic;
fsum,fcarry:outstd_logic);
end component;
begin
u1:halfadd
port map(a=>a(0),hsum=>sum(0),hcarry=>cout1,b=>b(0));
重庆科创职ቤተ መጻሕፍቲ ባይዱ学院授课方案（教案）
课名：教 师：
班级:编写时间：
课题：
用元件例化语句设计电路
授课时数
2
教学目的及要求：
1.掌握VHDL中元件例化语句的相关语法
2.会用元件例化语句设计VHDL程序并进行硬件测试
教学重点：
元件例化语句的VHDL相关语法
教学难点： 元件声明和元件例化语句的位置
教学步骤及内容 ：
libraryieee;
use ieee.std_logic_1164.all;
entity add4 is
旁批栏：
port(a:instd_logic_vector(3downto0);
b:instd_logic_vector(3downto0);
sum:outstd_logic_vector(3downto0);
旁批栏：
6.引脚指定
指定输入输出对应的芯片的引脚，注意一些引脚不能用。选择菜单命令Assign | Pin/Location/Chip，将设计的4位寄存器与目标芯片(EPM7128SLC84-10)联系起来.
7.程序下载
Max+PlusII-progeammer-JTAG-Multi-DeviceJTAG chain setup-Select Programming file–找到你所要的.pof文件-add-OK
8.实验箱上现象的分析描述与验证。
9.注意事项：编译顶层电路前，必须先设计好，或门电路，半加器程序，全加器程序供4位加法器调用。
三.小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四.作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
cout4:outstd_logic);
end add4;
architecturebehavof add4 is
signal cout1,cout2,cout3:std_logic;
componenthalfadd
port(a,b:instd_logic;
hsum,hcarry:outstd_logic);
u2:fulladd port map(a(1), b(1), cout1, sum(1), cout2);u3:fulladd
port map(in1=>a(2),in2=>b(2),cin=>cout2,fsum=>sum(2),fcarry=>cout3);
u4:fulladd port map(in1=>a(3),in2=>b(3),cin=>cout3,fsum=>sum(3),fcarry=>cout4);
END COMPONENT;
元件例化语句的书写格式为：
<标号名:> <元件名> [GENERIC MAP(参数映射)]
PORT MAP(端口映射表);
2.设计任务：设计1个4位加法器，用元件例化语句实现。
3.设计过程：
（1）输入设计项目并将其设为当前项目
（2）在文本编辑窗中设计输入4位加法器的VHDL代码
一.复习旧课
二.新课
1.VHDL相关语法理论知识讲解
元件例化语句：
元件例化就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与当前设计实体中的指定端口相连
COMPONENT语句的一般书写格式如下：
COMPONENT <引用元件名>
[GENERIC <参数说明>;]
PORT <端口说明>;
endbehav;
4.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
5.项目时序仿真
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真。