浅谈DDR3

DDR3测试方法以及测试内容
测试方法
1、校准示波器：对示波器进行预加热（泰克示波器） 菜单“Utilittes”中“instrument calibration”选项，点击“run spc”进行SPC（signal
path compensation）校准
2、探头校准：校准差分探头与单端探头的相位差。 首先调节单端探头的offset为0.75V，调节单端/差分探头幅值为200mV/div；然后使用差
DDR3需要注意的问题
PCB原则
1、信号走线分布在邻近地平面走线层，避免信号走线穿过电源或地分割区域，必须保证DDR信号走线 都有完整的GND参考平面。布线时避免改变走线参考层面；相邻走线层走线尽力垂直交叉，避免平行走 线
2、所有信号线尽量短，并在走线路径上少打过孔，保证走线阻抗的连续性。
3、端接VTT的电阻如果使用阻排，同一阻排上的信号必须属于同一DDR信号线组，尤其避免DQS与地址/ 控制线分布在同一阻排上。
管的栅电 统时钟同 一次性
容存储电 步所有的
荷来储存 地址数据
信息，因 和控制信
此通过不 号，提高
停的给电 系统表现、
容充电来 简化设计、
维持信息、 提供高速
速度比
数据传输
SRAM慢，
不过还是
比任何
ROM都要
快
可编程的、 通过紫外光 的照射擦出 原先的程序
可编程的、 通过电子擦 出、价格高、 写入时间很 长、写入很 慢、即插即 用
VTT（DDR_VTT）布线建议如下： 1、 在总线末端放置终端电阻，在电阻末端布VTT电源线。 2、VTT走线（最好用局部电源铜皮）要做够宽，保证载流能力。 3、VTT电源芯片尽量靠近终端电阻，减小回路消耗。 4、 每四个信号间方式1个或2个0.1uF去耦电容，减小对VTT的干扰。 5、VTT电源走线（或铜皮）处应放置10~22uF的大电容，且保证2个以上。 6、采用LDO供电（整个DDR电源都要用LDO供电） 7、VTT 表面走线宽度至少150mil，推荐250mil
DDR区别比较
DDR3工作模式
MR0：BL（4/8）、突发传输类 型（顺序/交错）、CAS延迟、 写恢复时间WR MR1：DLL使能、TDQS使能、 输出使能、AL MR2：自刷新温度范围、自动 刷新使能、CAS写潜伏CWL、 AL、RTT调整、 输出阻抗调 整
MR3：多用途寄存器MR，用于 控制器读取DDR3颗粒的一些信 息。
据读预取）。
DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更 为省电;DDR2的4bit预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度， 由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而 首批DDR3内存模组将会从1333Mhz的起跳。
B、高低电平判决
C、AC上过冲下过冲
见DDR3手册P49
D、差分输入信号条件 （单端测试 与差 分测试）
E、tDVAC是数据超出Vih保持的时间。
3、DC与AC 交流特性 建立保持时间1
示波器带宽的限制导致信号斜率的限制，选用1
3、DC与AC 交流特性 建立保持时间2 IS (total setup time) = IS (base) + Δ ISDQ IH (total hold time) = IS (base) + Δ IHDQ A、Base值选取 地址/命令的建立保持时间的 tBase
9、为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的 信号层走线。
10、所有信号的走线长度控制在2inch(5cm)最好。。
11、所有DDR 的差分时钟线CK 与CK#必须在同一层布线，误差+-20mil(+-10mil 最好)，最好在内层布线以 抑制EMI。如果系统有多个DDR 器件的话，要用阻值100~200ohm（分叉点小于1000mil） 的电阻进行差 分端接。
浅谈 DDR3
杨先生 2016.11.23
DDR发展史
存储的概念： 只读存储器ROM（read only memory）
EROM：可编程的ROM； EPROM：可擦除可编程ROM ； EEPROM：电可擦除可编程ROM ； NAND FLASH / NORFLASH：Flash Memory闪存； 随机存储器RAM（random access memory） SRAM：Static RAM/静态存储器 DRAM：Dynamic RAM/动态存储器 SDRAM：同步动态随机存储器
结合了ROM和RAM的长处; 具备(EEPROM的性能，还 不会断电丢失数据同时可 以快速读取数据. 擦写方便、非易失性、可 读可写访问速度快、功耗 低 、体积小利用浮置栅上
的电容存储电荷来保存信 息，因为浮置栅不会漏电， 所以断电后信息仍然可以 保存。
Hale Waihona Puke Baidu
NANDF NOR LASH FLASH
写入和擦除 的速度比 NOR快、高 存储密度、 执行擦除操 作十分简单
写入和擦除 速度慢、传 输效率很高、 读速度比 NAND稍快 一些
SDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器， 同步是指内存工作需要同步时钟，内部的命令的发送与数据的传输都以它为 基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据 不是线性依次存储，而是自由指定地址进行数据读写。
3、在DDR3颗粒端测量写数据、写地址、写控制信号等；在CPU端测量读数据信号。
注意：在测试地址信号、控制信号的时候注意探头正负与信号PN相对应
测试内容
注意DDR3与DDR3L手册参数不同
1、供电电压 A、绝对电压范围如下：
B、工作电压条件
2、DC 与 AC 直流特性 A、DC电压特性与输入条件
DDR SDRAM(Dual Date Rate SDRAM)简称DDR，也就是“双倍速率SDRAM“的意 思。DDR可以说是SD-RAM的升级版本，DDR在时钟信号上升沿与下降沿各传 输一次数据，这使得DDR的数据传输速度为传统SDRAM的两倍。由于仅多采用
了下降沿信号，因此并不会造成能耗增加。至于定址与控制信号则与传统 SDRAM相同，仅在时钟上升沿传输。
DDR2/DDR II（Double Data Rate 2）SDRAM是由
JEDEC（电子设备工程
联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准
最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的
基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数
分探头测量与单端探头同时测量DDR的同一DQSP/N数据时钟信号，单端探头与差分探头P 脚为测量同一点，使用游标测量出不同通道同一信号的相位差；最后点击菜单“vertical” 中“deskew”选项， 在deskew time选项中填入测量出的相位差，再次测量同一信号，使得两个探头的相位差为 零。
4、相邻信号走线间距满足3W原则
5、DDR周边的线应尽量远离此区域
6、每一组DQS、DQ、DM走同一层，且参考相同的GND 层
7、DQS、DM、CK控制4W原则
8、负载stub尽可能短。建议clock走线 stub<150mils，CTRL 走线stub<200mils，ADD/CMD走线 stub<260mils
RAM
ROM
访问速度快、掉电后数据会丢失、 掉电后数据不会丢、存取速度低、只读数
读写时间相等，且与地址无关
据、非易失性
SRAM
DRAM
SDRA M
EROM
EPROM EEPROM
FLASH
利用双稳 态触发器 来保存信 息、只要 不掉电信 息不会丢 失的、速 度非常快
利用MOS 单一的系 可编程的、
4、DDR内存采用的是支持2.5V电压的SSTL2标准
DDR2： 1、增加数据预读取 2、延迟增加但是增加Post CAS技术、 ODT 、OCD。 3、DDR2内存采用的是支持1.8V电压的SSTL18标准 4、FBGA封装
DDR3 1、8bit预取设计，而DDR2为4bit预取 2、 DDR3内存采用的是支持1.5V电压的SSTL15标准 3、增加reset、zq校准功能 DQM 4、突发长度（Burst Length，BL=8/4） 5、寻址时序（Timing） 6、参考电压分成两个:命令与地址信号的VREFCA和数据总线的VREFDQ 7、点对点连接（Point-to-Point，P2P）。
数据的建立保持时间的 tBase
B、斜率计算 时钟斜率的计算：（VIL,diff,max见2.D）
地址/命令的建立保持时间的Δ t
数据的建立保持时间的Δ t
C、建立保持时间查表
根据时钟与地址命令斜率的计算，得出建立 保持时间的补偿值
读写判断
根据前导码（可能不准确，常用方法） 根据边沿对齐（常用方法） 根据控制信号线（示波器探头不够用） 根据经验---幅值大小（可能不准确）
12、地址线/命令/控制信号线与时钟信号走线的误差为+-400mil，组内走线误差为+-50mil
13、数据信号组的走线长度与时钟信号线的误差为+-500mil，组内同一信道的信号线走线误差为+50mil(+-25mil)最好
电源滤波建议 每个电源管脚放置一个100nf的陶瓷滤波电容，并紧靠电源管脚摆放；整个DDR3功能单元供电电源至 少有一个10uf的对地滤波电容 VREF布线建议如下： 1、根据SSTL-15 协议要求，VREF参考电压为0.49~0.51DVDDIF,VREF分压电阻必须使用1%精度电阻，为 了降噪，VREF走线宽度不得小于20mil。 2、控制器与DDR3颗粒的VREF参考电平就近用分压电路得到 3、每个Vref pin要加去耦电容且走线尽量宽 ，与其它信号线间隔20-25mil 4、如果有条件进行包地处理。
注意：1、VTT 与VREF 走线/平面在同一层，必须具有150mil 的距离，推荐它们在不同层 2、上电时序：VTT 开始上电必须在VDDQ 之后，避免器件latch-up，推荐VTT 和VREF 同时上电。
DDR ： 1、DDR是一个时钟周期内传输两次次数据，提升速率 2、 DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既 独立执行，又保持与CPU完全同步； 3、DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术， 当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输 出一次，并重新同步来自不同存储器模块的数据。