《数字电路第六章》PPT课件
合集下载
《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电子电路第六章
SDH的优点（三）
多厂家产品环境 易于国际互连
.统一的接口.
上述特点中最核心的有三条，即同步复用、标准光接口 和强大的网络管理能力。
当然SDH也有不足之处。主要体现在如下几个方面 • （1） 频带利用率不如传统的PDH系统（这一点可从本 章第六节介绍的复用结构中看出) • （2） 采用指针调整技术会使时钟产生较大的抖动， 造成传输损伤； • （3） 大规模使用软件控制和将业务量集中在少数几 个高速链路和交叉节点上，这些关键部位出现问题可能
» (2) 没有世界性的标准光接口规范，导致各个厂家自行开 发的专用光接口大量出现。
» (3) 准同步系统的复用结构，除了几个低等级信号（如 2048kbit／s，1544kbit／s）采用同步复用外，其它多数 等级信号采用异步复用，即靠塞入一些额外的比特使各 支路信号与复用设备同步并复用成高速信号。
图5.26 NNI在网络中的位置
SDH速率
• SDH按一定规律组成块状帧结构，称为同步传递模块STM。
• SDH体系中最基本最重要的模块信号是STM-1，其速率是 155.520Mbit/s
• 更高等级的模块STM-N是N个基本模块按同步复用经字节间插 后形成的，其速率是STM-1的N倍。
SDH G.707
…...
…...
...
线路码流
(1)
(2)
270 bytes
9 3 RSOH
1 AU PTR
P
(9) 行、列块状帧结构
261 261
TU Pointer
POH POH
125us POH
9O
5 MSOH
H 净负荷
（Payload )
STM-1的帧结构
精品课件-数字电子技术-第6章
可导出
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
第6部分数字电路-
总目录 章目录 返回 上页 下页
6.3 触发器
触发器：
是一种具有记忆功能的逻辑单元电路，它能储存一位二 进制码。
特点：
（1）有两个稳定状态“0”态和“1”态，也称为双稳态触发器； （2）在触发信号的作用下，能从一个稳态翻转到另一个稳态， 因此取名触发器。 （3）在触发信号消失后，新获得的状态能保存下来，具有 记忆功能。
数字信号 t
尖顶波
非数字信号
t
注意：
这里的“0”和“1”不代表数值的大小，
只表示两种对立的状态。
脉冲信号
正逻辑：高电平为“1”，低电平为“0”
负逻辑：高电平为“0”，低电平为“1”
总目录 章目录 返回 上页 下页
处理模拟信号的电路称为模拟电路。
处理数字信号的电路称为数字电路。
数字电路的特点：
(1) 数字电路有利于集成化 数字电路中，数字信号只有高、低电平两种状态。在其
总目录 章目录 返回 上页 下页
（3）二 十进制数相互转换 ① 二进制数转换为十进制数 方法：将二进制数各位数值相加，得到等值的十进制数。
如：( 1) 0 2 1 0 2 3 0 1 2 2 0 2 1 1 2 0 (1 9 0)
② 十进制数转换为二进制数 方法：除2取余法。
总目录 章目录 返回 上页 下页
现 态
基本RS触发器真值表（特性表）
次 态
：
：
输S
R
Qn Qn+1 逻辑功能
输
入
入
信 号0 到
1
0 1
1
置1
信 号 到
来 之
1
0
0 1
0
置0
来 之
6.3 触发器
触发器：
是一种具有记忆功能的逻辑单元电路，它能储存一位二 进制码。
特点：
（1）有两个稳定状态“0”态和“1”态，也称为双稳态触发器； （2）在触发信号的作用下，能从一个稳态翻转到另一个稳态， 因此取名触发器。 （3）在触发信号消失后，新获得的状态能保存下来，具有 记忆功能。
数字信号 t
尖顶波
非数字信号
t
注意：
这里的“0”和“1”不代表数值的大小，
只表示两种对立的状态。
脉冲信号
正逻辑：高电平为“1”，低电平为“0”
负逻辑：高电平为“0”，低电平为“1”
总目录 章目录 返回 上页 下页
处理模拟信号的电路称为模拟电路。
处理数字信号的电路称为数字电路。
数字电路的特点：
(1) 数字电路有利于集成化 数字电路中，数字信号只有高、低电平两种状态。在其
总目录 章目录 返回 上页 下页
（3）二 十进制数相互转换 ① 二进制数转换为十进制数 方法：将二进制数各位数值相加，得到等值的十进制数。
如：( 1) 0 2 1 0 2 3 0 1 2 2 0 2 1 1 2 0 (1 9 0)
② 十进制数转换为二进制数 方法：除2取余法。
总目录 章目录 返回 上页 下页
现 态
基本RS触发器真值表（特性表）
次 态
：
：
输S
R
Qn Qn+1 逻辑功能
输
入
入
信 号0 到
1
0 1
1
置1
信 号 到
来 之
1
0
0 1
0
置0
来 之
数字电子技术基础课件 第6章2(共35张PPT)
2、可以用一个或多个十进制计数器组成任意进制的计数器，具体可以采用 置零法和置数法。
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
数字电子技术课件第六章 时序逻辑电路(调整序列码)0609
（3）移入数据可控的并行输入移位寄存器
Z
M
Z D3 X Q3MX Q3NX
N 0 1 0 1
Q3n+1 置0 Q3不变 Q3计翻 置1
0 0 1 1
X 0, Z D3 同步（并行）置数 X 1, Z M Q3 NQ3 右移
右移数据由MN组合而定
3、双向移位寄存器 加选通门构成。
t1
t2
t3
存1 个 数 据 占 用1 个 cp
D1 D2 D3、 Q1 Q2 Q3波形略
二、移位寄存器
移位：按指令(cp),触发器状态可 向左右相邻的触发器传递。 功能：寄存，移位。
构成：相同的寄存单元（无空翻触发器）
共用统一的时钟脉冲（同步工作） 分类：单向、双向
1、单向移位寄存器（4位，右移为例，JK触发器构成） （1）电路：4个相同寄存单元(4个JK触发器)； 同步cp为移位指令； 移1(即: Qn+1 =1) → J=1，K=0 移0(即: Qn+1 =0) → J=0，K=1
1
4个脉冲以后 可从Q3～Q0并 行输出1101
2、并行输入移位寄存器
可预置数的移 位寄存器
（1）选通门——与或逻辑，2选1数据选择器 A B X X:控制信号 F=AX+BX X=1,F=A X=0,F=B
1
&
≥1
F
（2）电路（4位，右移，JK触发器构成）
X控制信号：X＝0，置数； X＝1，右移。 Dr右移数据输入端。 D3～D0并行数据输入端。
X控制信号：X＝0，左移，DL左移数据输入端。 X＝1，右移，Dr右移数据输入端；
双向移位寄存器示例，X控制信号：X＝0，左移， X＝1，右移，
《数字电路与数字逻辑》第六章3-11页PPT精品文档
d0 d1 d2 d3
Q0 nQ1nQ2 nQ3 n
异步清“0” 并行输入 保持
CP CR
74175移位功能： 将Q0接D1、Q1接D2、Q2接 D3 。此时寄存器成串 入/串出的右移移位寄 存器。
6.4.2移位寄存器
1）五种类型（串入—并出单向；串入—串出单向；串并入—串出单向；
串并入—并出单向；串并入—并出双向）
（2）4位右移移存器74195（具有双端串行输入、并行输入和串、并行输出功能）
S/L J K
CR
CP
Q Q Q Q n1 n1 n1 n1
01
23
功能
0
0 0 0 0
异步清除
1
00
51
01
1
10
1
11
1
↑
0 Q0nQ1nQ2n 串入、右移
1
↑
Q0 nQ0 nQ1 nQ2 n
6
1
↑
M0 1
CR 74194(II) >CP
M1
DSR
D0 D1 D2 D3
1
1
0 D’0 D’1 D’2
I
II
启动
Q0 Q 1 Q2 Q3
Q0 Q1 Q2 Q3
CP1↑ CP2↑ CP3↑ CP4↑ CP5↑ CP6↑ CP7↑
0 D’0 D’1 D’2 1 0 D’0 D’1 1 1 0 D’0 11 1 0 11 1 1 11 1 1 11 1 1
M0
M1
D0
D1
D2
D3
DS
L
DS
L
M0
M1
CP
串入 D’6~ D’0
Q0 nQ1nQ2 nQ3 n
异步清“0” 并行输入 保持
CP CR
74175移位功能： 将Q0接D1、Q1接D2、Q2接 D3 。此时寄存器成串 入/串出的右移移位寄 存器。
6.4.2移位寄存器
1）五种类型（串入—并出单向；串入—串出单向；串并入—串出单向；
串并入—并出单向；串并入—并出双向）
（2）4位右移移存器74195（具有双端串行输入、并行输入和串、并行输出功能）
S/L J K
CR
CP
Q Q Q Q n1 n1 n1 n1
01
23
功能
0
0 0 0 0
异步清除
1
00
51
01
1
10
1
11
1
↑
0 Q0nQ1nQ2n 串入、右移
1
↑
Q0 nQ0 nQ1 nQ2 n
6
1
↑
M0 1
CR 74194(II) >CP
M1
DSR
D0 D1 D2 D3
1
1
0 D’0 D’1 D’2
I
II
启动
Q0 Q 1 Q2 Q3
Q0 Q1 Q2 Q3
CP1↑ CP2↑ CP3↑ CP4↑ CP5↑ CP6↑ CP7↑
0 D’0 D’1 D’2 1 0 D’0 D’1 1 1 0 D’0 11 1 0 11 1 1 11 1 1 11 1 1
M0
M1
D0
D1
D2
D3
DS
L
DS
L
M0
M1
CP
串入 D’6~ D’0
清华数字电路课件第六章-时序逻辑电路
YF(Q)
仅取决于电路
6.2.时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法
时序逻辑电路的分析：就是给定时序电路，找出该的 逻辑功能，即找出在输入和CLK作用下，电路的次态和 输出。由于同步时序逻辑电路是在同一时钟作用下， 故分析比较简单些，只要写出电路的驱动方程、输出 方程和状态方程，根据状态方程得到电路的状态表或 状态转换图，就可以得出电路的逻辑功能。
6.2.时序逻辑电路的分析方法
(4）状态转换表：
Q Q12n n 1 1 D D12Q A1Q1Q2
A＝0时
Y [ A Q 1 ( Q 2 ) ( A Q 1 Q 2 ) ] A Q 1 Q 2 A Q 1 Q 2 A＝1时
Q2 Q1 Q2* Q1* Y
00 0 1 0 01 1 0 0 10 1 1 0 11 0 0 1
J3 Q1Q2,
K3 Q2
6.2.时序逻辑电路的分析方法
（2) 状态方程：
JK触发器的特性方程
Q *JQ KQ
将驱动方程代入JK触发器的特性方程中，得出电 路的状态方程，即
J1 (Q2Q3), K1 1
J2 Q1,
K2 (Q1Q3)
J3 Q1Q2,
K3 Q2
(3)输出方程：
QQ2*1*Q(1QQ22Q3)Q1QQ31Q2 Q3*Q1Q2Q3 Q2Q3
YQ2Q3
6.2.时序逻辑电路的分析方法
6.2.2时序逻辑电路的状态转换表、状态转换图、状态 机流程图和时序图
从例题可以看出，逻辑电路的三个方程应该说已 经清楚描述一个电路的逻辑功能，但却不能确定电路 具体用途，因此需要在时钟信号作用下将电路所有的 的状态转换全部列出来，则电路的功能一目了然
数字电子电路课件第6章6.1
6.1 时序逻辑电路概述
一、时序逻辑电路与组合逻辑电路的区别：
• 组合逻辑电路：任何 一个时刻的输出信号
仅取决于当时的输入 信号。
• 时序逻辑电路：任何 时刻的输出不仅取决 于该时刻的输入，而 且还取决于电路原来 的工作状态。
二、时序电路的组成：
外输入
输入 内输入
组合电路
外输出 输出 内输出
特点：
B、并行转换成串行
并入串出：一起进，一个一个出 例
（2）作为脉冲节拍延迟
n位数码串入串出时，使输出比输入延迟n个CP 脉冲，从而起到节拍延迟作用。
延迟时间 td= n TCP
其中，TCP 为移存脉冲的周期， n 为移存器的位数
（3）构成计数分频电路、序列信号发生器等 GO
并 CP
入 RD 串
1R D
Q1
2R D
Q2
3R D
Q3
4R D
Q4
5R D
串出 Q5
出
1
&
&
&
&
&&源自&&
&
GO
并入： Vi1
Vi2
Vi3
Vi4
1. RD加负脉冲
相应的与非门开放
Q1= Q2 = Q3 = Q4 = 1
2. M = 1 在CP脉冲作用下，各级并入。
串出：
Q1=D=Vi1 Q2=D=Vi2
1. M = 0 D1 = 0 D2 = Q1 D3 = Q2 D4 = Q3
CP
并行
取样 Q1
1
Q2 1
Q3 0 Q4 0
Q5
1 并入
00 1 串出
一、时序逻辑电路与组合逻辑电路的区别：
• 组合逻辑电路：任何 一个时刻的输出信号
仅取决于当时的输入 信号。
• 时序逻辑电路：任何 时刻的输出不仅取决 于该时刻的输入，而 且还取决于电路原来 的工作状态。
二、时序电路的组成：
外输入
输入 内输入
组合电路
外输出 输出 内输出
特点：
B、并行转换成串行
并入串出：一起进，一个一个出 例
（2）作为脉冲节拍延迟
n位数码串入串出时，使输出比输入延迟n个CP 脉冲，从而起到节拍延迟作用。
延迟时间 td= n TCP
其中，TCP 为移存脉冲的周期， n 为移存器的位数
（3）构成计数分频电路、序列信号发生器等 GO
并 CP
入 RD 串
1R D
Q1
2R D
Q2
3R D
Q3
4R D
Q4
5R D
串出 Q5
出
1
&
&
&
&
&&源自&&
&
GO
并入： Vi1
Vi2
Vi3
Vi4
1. RD加负脉冲
相应的与非门开放
Q1= Q2 = Q3 = Q4 = 1
2. M = 1 在CP脉冲作用下，各级并入。
串出：
Q1=D=Vi1 Q2=D=Vi2
1. M = 0 D1 = 0 D2 = Q1 D3 = Q2 D4 = Q3
CP
并行
取样 Q1
1
Q2 1
Q3 0 Q4 0
Q5
1 并入
00 1 串出
数字电子技术 第六章 脉冲波形的产生课件50页PPT
综上所述，多谐振荡器的Байду номын сангаас点是电路没有稳定状态，
在两个暂稳态之间不停地翻转。能够自动翻转的原因是电 容C的充放电，改变充放电的时间常数，就改变了两个暂 稳态持续的时间，也就改变了产生的脉冲宽度。当采用集 成逻辑门时，振荡周期的估算公式为:
T ≈ 2.2RC 2. 多谐振荡器的基本功能及应用 多谐振荡器能自动产生矩形脉冲输出，常作为矩形脉 冲信号源，为需要矩形脉冲的电路提供矩形脉冲信号，如 为时序逻辑电路提供时钟信号、为数字钟提供时基信号等。 图6.4所示的RC环形多谐振荡器的频率稳定性较差，只能 应用于对频率稳定性要求不高的场合。如果要求产生频率 稳定性很高的脉冲波形，就要采用图6.5虚线框中所示的石 英晶体多谐振荡电路。
图6.5 秒信号发生器的电路图
图6.5所示电路实际上是一款采用CD4060 构成的秒信 号发生器，它由石英晶体多谐振荡电路和15次二分频电路 组成。晶振的频率f = 32.768kHz，振荡电路产生的脉冲信 号经过整形、15次二分频后，就可获得频率稳定的1Hz脉 冲信号，即秒脉冲信号。
6.2 单稳态触发器及应用
图中，CD4060内部的G1门和外接电阻R、电容C1和C2、 石英晶振组成振荡电路，内部G2 门对振荡输出的信号进 行整形。石英晶振在电路中起选频作用，选频特性非常好， 只有频率等于石英晶振谐振频率的信号才能被选出，而其 他频率的信号均被衰减。因此，石英晶体多谐振荡器的输 出信号频率取决于石英晶振的频率，并且频率稳定性非常 高。
在电源接通的瞬间，若G2门输出为高电平，因电容电 压不能突变，G1门的输入为高电平、输出为低电平，维持 G态2）门。输出高电平，电路处于一种暂时稳定状态（也叫暂稳 延值是续时G接2，，门着电G的G1容输门2门电入的输压，输出升所出的高以由高，G低电2G电门平1平门的对变的输电为输出容高入由进电电高行平压电充。降平电因低变，，G为随1当低门着低电的充到平输电一，出的定电就 路处于另一种暂稳态。 的输路延出返G续由回2门，高到的电前G输1平一门出变种的变为稳输为低定入低电状电电平态压平，，升后又G高，2开，门电始当的容重高输开复到出始前一又放面定回电的值到，过时高随程，电着。平G放1，门电电的
精品课件-数字电子技术-第6章
uO If Rf
R 2
Vref 23 R
3 i0
2i
Di
Vref 24
3
2i Di
i0
第6章 数/模转换和模/数转换
对于n位的权电阻D/A转换器，其输出电压大小为
uO
Vref 2n
n 1
2i Di
i0
由上式可以看出，二进制权电阻D/A转换器的模拟输出电
压与输入的数字量成正比关系。当输入数字量全为0时，DAC
i Vref ( D0 D1 D2 ... Dn1 )
R 2n 2n1 2n2
21
Vref 2n R
(
D0
20
D1 21
D2
22
...
Dn1 2n1
)
第6章 数/模转换和模/数转换
若Rf=R，则运算放大器的输出为
uO ห้องสมุดไป่ตู้Rf i
Vref 2n
(D0 20
D1 21
D2 22
...
Dn1 2n1 )
uO
X
Vref 2n
第6章 数/模转换和模/数转换
其中，X=Dn－12n－1+Dn－22n－2+…+D121+D020，为二进制数字量 所代表的十进制数，所以有：
uO
Vref 2n
( Dn1 2n1
Dn2 2n2
... D1 21 D0 20 )
例如当n=3、 参考电压为10 V时，D/A转换器输入二进
第6章 数/模转换和模/数转换
为了保证数据处理结果的准确性，A/D、D/A转换器 必须有足够高的转换精度。同时，为了适应快速的过程 控制和检测的需要，A/D、D/A转换器必须有足够快的转 换速度。因此，转换精度和转换速度是衡量A/D、D/A转
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1D
Q3
C1
1D
Q2
C1
1D
Q1
C1
1011
1D
Q0
左左移移串串行行
输输入入端端
图6.4.3 4位串入并出左移移存器
结构特点： D0 = D外；
Di+1 = Qi，i=0,1,2, …,n-2
06.12.2020
h
9
表6.4.2 图6.4.3电路的工作状态转移表
CP↑ Q3
Q2
Q1
Q0
0
Ø
Ø
Ø
Ø
1
置数
右移
读取
读取电路：
06.12.2020
h
17
表6.4.4 7位串入—并出转换电路的状态转移表
清0 CP1↑ CP2↑ CP3↑ CP4↑ CP5↑ CP6↑ CP7↑
Q0′ Q1′ Q2′ Q3′ Q4′ Q5′ Q6′ Q7′ M0 M1 下一操作
0 0 0 0 0 0 0 0 1 1 准备送数
表6.4.3 74194的功能表
功能 CR M0 M1 CP DSR DSL D0 D1 D2 D3 Q0n+1 Q1n+1 Q2n+1 Q3n+1
清除 0 × × × × × × × × × 0 0 0 0
并入 1 1 1 ↑ × × d0 d1 d2 d3 d0 d1 d2 d3
1××0××××××
06.12.2020
h
2
6.4 寄存器和移存器
一、寄存器
1.寄存单元（一位数码寄存器） (1)双拍接收的寄存单元：先清0，后存数 (2)单拍接收的寄存单元：无须清0，直接存数
06.12.2020
h
3
D
&
SD
S
存数指令
RD
R
清“0”
(a)
D
1D
C1
存数指令 (c)
D
& SD
S
D
& RD
R
存数指令 (b) 存数指图令 6.4.1 寄存单元
n Q1
Qn2
n Q3
保持
06.12.2020
h
7
二、移位寄存器
1.概述
(1)功能 ：暂存数码、移位数码
(2)分类 ①根据移位方向
单向
双向 串入—串出
②根据输入、输出方式
串入—并出 并入—串出 并入—并出
06.12.2020
h
8
例 6.4.1 4位串入—并出左移移存器。
CPCP移移存存脉脉冲冲
C1
保持 1
0
0
×
×
×
×
×
×
× Q0n Q1n Q2n Q3n
1 右移
1
1 1
0 0
↑ ↑
1 0
× ×
× ×
× ×
× ×
× ×
1 Q0n Q1n Q2n 0 Q0n Q1n Q2n
1 左移
1
0 0
1 1
↑ ↑
× ×
1 0
× ×
× ×
× ×
× Q1n Q2n Q3n × Q1n Q2n Q3n
1 0
06.12.2020
6.4 寄存器和移存器
一、寄存器
1.寄存单元（一位数码寄存器） (1)双拍接收的寄存单元 (2)单拍接收的寄存单元 2. MSI寄存器74175
06.12.2020
h
1
二、移位寄存器
1.概述 (1)功能 (2)分类 2. MSI移位寄存器 (1) 74194（双向） (2) 74195（右移） (3) 74165（右移）
D SR
D SL
D 0 D1 D 2 D 3
1
D SR
D SL
D 0 D1 D 2 D 3
D SL
1
串串入入 0
D'6D'5 D'4D'3 D'2 D'1 D'0
0作为标志码 CP
图6.4.7 7位串入—并出转换电路
06.12.2020
h
16
工作过程：
M0M1=11
M0M1=10
M0M1=11
清0
h
14
1
2
③应用举例
a. 74194的扩展
Q0 Q1 Q2 Q3
CR
M0
CR CP
74194 (1 ) M 1
D SR
D SL
D SR
D 0 D1 D 2 D 3
M1 M0
Q0 Q1 Q2 Q3
CR
M0
CP
74194 (2 ) M 1
D SR
D SL
D 0 D1 D 2 D 3
D SL
CP
图6.4.6 两片74194构成8位双向移存器
06.12.2020
h
15
b.实现数据传输方式转换
※串行→并行
4
5
并行数据输出端
Q' 0 Q' 1 Q' 2 Q' 3
000
Q' 4 Q' 5 Q' 6 Q' 7
0000 1
Q0 Q1 Q2 Q3
CR
M0
RD CP
74194 (1 ) M 1
Q0 Q1 Q2 Q3
CR
M0
CP
74194 (2 ) M 1
异步清异“0步”清“0” 时钟时钟
右移右输移入输入
Q0 Q1 Q2 Q3
CR
M0
CP
74194
M1
D SR
D SL
D 0 D1 D 2 D 3
06.12.2020
并并 行行 输输 入入
图6.4.5 74194 ( c )简化符号
( c )简化符号
h
工工式作作控模模制式控制 左左移移输输入入
13
②功能表
06.12.2020
h
4
2. MSI寄存器74175
C1
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
D0
06.12.2020
D1
D2
( a)
h
D3
1 1
CP
CR
5
Q0 Q0 Q1 Q1 Q2 Q2 Q 3 Q3
CP
74175
CR
D0
D1
D2
D3
( b)
图6.4.2 4位MSI 寄存器74175
06.12.2020
Ø
Ø
Ø
1
2
Ø
Ø
1
0
3
Ø
1
0
1
4
1
0
1
1
06.12.2020
h
10
例 6.4.2 4位并入—串出左移移存器。
串串行行输输出 出
RD CP
Q3
R
Q2
R
Q1
R
Q0
R
C1
C1
C1
C1
1D
1D
1D
1D
1
&
&
&
&
&
D3
D2
&
&
工工作作模模式式
M
控控制制端端
D1
D0
图6.4.4 4位并入串出左移移存器
06.12.2020
h
11
Q0n+1 = [ M ·D0 ]· CP Q1n+1 = [ Q0n ＋MD 1 ]· CP Q2n+1 = [ Q1n ＋MD 2 ]· CP Q3n+1 = [ Q2n ＋MD 3 ]· CP
并入条件：移存器先清0，使M=1
串出条件：使M=0
06.12.2020
h
12
2. MSI移位寄存器 (①1)逻7辑41图94（双向）并并 行行 输输 出出
h
6
表6.4.1 4位MSI 寄存器74175功能表
输
入
输出
n+1 n+1 n+1 n+1 功 能 CR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
异步 0 Ø Ø Ø ØØ 0 0 0 0 清
“0” 并行 1 ↑ d0 d1 d2 d3 d0 d1 d2 d3 输入
1
0
Ø
Ø
Ø
Ø Q0n
D′0 0 1 1 1 1 1 1 1 0 准备右移 D′1 D′0 0 1 1 1 1 1 1 0 准备右移 D′2 D′1 D′0 0 1 1 1 1 1 0 准备右移 D′3 D′2 D′1 D′0 0 1 1 1 1 0 准备右移 D′4 D′3 D′2 D′1 D′0 0 1 1 1 0 准备右移 D′5 D′4 D′3 D′2 D′1 D′0 0 1 1 0 准备右移 D′6 D′5 D′4 D′3 D′2 D′1 D′0 0 1 1 准备送数
Q3
C1
1D
Q2
C1
1D
Q1
C1
1011
1D
Q0
左左移移串串行行
输输入入端端
图6.4.3 4位串入并出左移移存器
结构特点： D0 = D外；
Di+1 = Qi，i=0,1,2, …,n-2
06.12.2020
h
9
表6.4.2 图6.4.3电路的工作状态转移表
CP↑ Q3
Q2
Q1
Q0
0
Ø
Ø
Ø
Ø
1
置数
右移
读取
读取电路：
06.12.2020
h
17
表6.4.4 7位串入—并出转换电路的状态转移表
清0 CP1↑ CP2↑ CP3↑ CP4↑ CP5↑ CP6↑ CP7↑
Q0′ Q1′ Q2′ Q3′ Q4′ Q5′ Q6′ Q7′ M0 M1 下一操作
0 0 0 0 0 0 0 0 1 1 准备送数
表6.4.3 74194的功能表
功能 CR M0 M1 CP DSR DSL D0 D1 D2 D3 Q0n+1 Q1n+1 Q2n+1 Q3n+1
清除 0 × × × × × × × × × 0 0 0 0
并入 1 1 1 ↑ × × d0 d1 d2 d3 d0 d1 d2 d3
1××0××××××
06.12.2020
h
2
6.4 寄存器和移存器
一、寄存器
1.寄存单元（一位数码寄存器） (1)双拍接收的寄存单元：先清0，后存数 (2)单拍接收的寄存单元：无须清0，直接存数
06.12.2020
h
3
D
&
SD
S
存数指令
RD
R
清“0”
(a)
D
1D
C1
存数指令 (c)
D
& SD
S
D
& RD
R
存数指令 (b) 存数指图令 6.4.1 寄存单元
n Q1
Qn2
n Q3
保持
06.12.2020
h
7
二、移位寄存器
1.概述
(1)功能 ：暂存数码、移位数码
(2)分类 ①根据移位方向
单向
双向 串入—串出
②根据输入、输出方式
串入—并出 并入—串出 并入—并出
06.12.2020
h
8
例 6.4.1 4位串入—并出左移移存器。
CPCP移移存存脉脉冲冲
C1
保持 1
0
0
×
×
×
×
×
×
× Q0n Q1n Q2n Q3n
1 右移
1
1 1
0 0
↑ ↑
1 0
× ×
× ×
× ×
× ×
× ×
1 Q0n Q1n Q2n 0 Q0n Q1n Q2n
1 左移
1
0 0
1 1
↑ ↑
× ×
1 0
× ×
× ×
× ×
× Q1n Q2n Q3n × Q1n Q2n Q3n
1 0
06.12.2020
6.4 寄存器和移存器
一、寄存器
1.寄存单元（一位数码寄存器） (1)双拍接收的寄存单元 (2)单拍接收的寄存单元 2. MSI寄存器74175
06.12.2020
h
1
二、移位寄存器
1.概述 (1)功能 (2)分类 2. MSI移位寄存器 (1) 74194（双向） (2) 74195（右移） (3) 74165（右移）
D SR
D SL
D 0 D1 D 2 D 3
1
D SR
D SL
D 0 D1 D 2 D 3
D SL
1
串串入入 0
D'6D'5 D'4D'3 D'2 D'1 D'0
0作为标志码 CP
图6.4.7 7位串入—并出转换电路
06.12.2020
h
16
工作过程：
M0M1=11
M0M1=10
M0M1=11
清0
h
14
1
2
③应用举例
a. 74194的扩展
Q0 Q1 Q2 Q3
CR
M0
CR CP
74194 (1 ) M 1
D SR
D SL
D SR
D 0 D1 D 2 D 3
M1 M0
Q0 Q1 Q2 Q3
CR
M0
CP
74194 (2 ) M 1
D SR
D SL
D 0 D1 D 2 D 3
D SL
CP
图6.4.6 两片74194构成8位双向移存器
06.12.2020
h
15
b.实现数据传输方式转换
※串行→并行
4
5
并行数据输出端
Q' 0 Q' 1 Q' 2 Q' 3
000
Q' 4 Q' 5 Q' 6 Q' 7
0000 1
Q0 Q1 Q2 Q3
CR
M0
RD CP
74194 (1 ) M 1
Q0 Q1 Q2 Q3
CR
M0
CP
74194 (2 ) M 1
异步清异“0步”清“0” 时钟时钟
右移右输移入输入
Q0 Q1 Q2 Q3
CR
M0
CP
74194
M1
D SR
D SL
D 0 D1 D 2 D 3
06.12.2020
并并 行行 输输 入入
图6.4.5 74194 ( c )简化符号
( c )简化符号
h
工工式作作控模模制式控制 左左移移输输入入
13
②功能表
06.12.2020
h
4
2. MSI寄存器74175
C1
1D
R
C1
1D
R
C1
1D
R
C1
1D
R
D0
06.12.2020
D1
D2
( a)
h
D3
1 1
CP
CR
5
Q0 Q0 Q1 Q1 Q2 Q2 Q 3 Q3
CP
74175
CR
D0
D1
D2
D3
( b)
图6.4.2 4位MSI 寄存器74175
06.12.2020
Ø
Ø
Ø
1
2
Ø
Ø
1
0
3
Ø
1
0
1
4
1
0
1
1
06.12.2020
h
10
例 6.4.2 4位并入—串出左移移存器。
串串行行输输出 出
RD CP
Q3
R
Q2
R
Q1
R
Q0
R
C1
C1
C1
C1
1D
1D
1D
1D
1
&
&
&
&
&
D3
D2
&
&
工工作作模模式式
M
控控制制端端
D1
D0
图6.4.4 4位并入串出左移移存器
06.12.2020
h
11
Q0n+1 = [ M ·D0 ]· CP Q1n+1 = [ Q0n ＋MD 1 ]· CP Q2n+1 = [ Q1n ＋MD 2 ]· CP Q3n+1 = [ Q2n ＋MD 3 ]· CP
并入条件：移存器先清0，使M=1
串出条件：使M=0
06.12.2020
h
12
2. MSI移位寄存器 (①1)逻7辑41图94（双向）并并 行行 输输 出出
h
6
表6.4.1 4位MSI 寄存器74175功能表
输
入
输出
n+1 n+1 n+1 n+1 功 能 CR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3
异步 0 Ø Ø Ø ØØ 0 0 0 0 清
“0” 并行 1 ↑ d0 d1 d2 d3 d0 d1 d2 d3 输入
1
0
Ø
Ø
Ø
Ø Q0n
D′0 0 1 1 1 1 1 1 1 0 准备右移 D′1 D′0 0 1 1 1 1 1 1 0 准备右移 D′2 D′1 D′0 0 1 1 1 1 1 0 准备右移 D′3 D′2 D′1 D′0 0 1 1 1 1 0 准备右移 D′4 D′3 D′2 D′1 D′0 0 1 1 1 0 准备右移 D′5 D′4 D′3 D′2 D′1 D′0 0 1 1 0 准备右移 D′6 D′5 D′4 D′3 D′2 D′1 D′0 0 1 1 准备送数