差分对：与过孔有关的四件事
高速PCB设计中的阻抗控制
高速数字电路PCB设计中的阻抗控制（转载）随着半导体工艺的飞速发展，IC器件集成度和工作时钟频率不断提高。
以往在一块比较复杂的PCB上的高速网线只有几根或几十根，现在则是在一块PCB上只有几根或几十根网线不是高速信号线；以往认为数字电路设计只要把握逻辑正确，物理连线似乎只要连接上就能使电路正常工作；而现在越来越多的电子产品设计体现出高速、高性能、高密度和高复杂度的特点，尤其在通讯、计算机、航空航天以及图象处理等领域。
系统的主频越来越高，更加严重的挑战来自半导体工艺技术的进步，日渐精细的工艺技术使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致更加严重的高速数字电路系统设计领域的信号完整性问题：传输线效应(反射、时延、振铃、及信号的过冲与欠冲)、信号问串扰等。
为此，电子系统设计师必须从传统的设计方法向现代的电子系统设计方法转变，这既是形势需要，也是发展的必然趋势。
1 高速数字电路概念1．1 什么是高速数字电路PCB上的高速电路设计，主要是以器件和连接器件的印制线为主要分析对象的。
以往在器件的时钟频率不是很高、时钟的上升或下降沿变化不是很陡的情形下，可以用集总参数的形式来表示印制线，而当器件的时钟频率变得很高时(比如：超过50MHz)，时钟的上升或下降沿很小时(一般地在1ns～5ns之间)，这时就不能将印制线用集总参数来表示，必须引入分布参数来表示印制线特性，这就是传输线的概念(图1)。
关于传输线的分析是高速PCB 设计当中最基本也是最核心的部分，下面简要介绍传输线的定义和高速电路设计相关的一些概念。
国际上通常对PCB上的传输线没有确切的具体定义，现在被大家普遍接受的约定如下：即当信号从驱动端到接收端的印制线上的延时大于等于上升或下降沿的l/ 时(即Tpd≥0.5Trist(Tfdl))。
这时就必须将此印制线当成传输线来分析，更为保守一点的定义是信号在走线上传播延时或。
1.2 PGB的板层材料和板层结构图2所示是一个标准6层PCB的断面层结构示意图，其它多层PCB的层设置与此相似。
差分过孔中心距
差分过孔中心距
差分过孔中心距（Differential Via Spacing）是指差分信号对之间的过孔中心之间的距离。
在设计差分信号传输线时，通常会涉及到差分过孔的布局。
这个距离的大小对于信号的传输特性和板间距离都有影响。
差分信号通常用于高速数字信号传输，比如在PCB设计中常见的高速串行总线（如PCI Express、USB3.0等），其特点是对信号的传输要求较高，需要更为严格的布线和阻抗控制。
差分过孔中心距的选择取决于多个因素，包括但不限于：
1.信号频率：高频信号要求更短的差分过孔中心距，以减小信号的串扰和传输延迟。
2.板层布局：差分信号的过孔布局要考虑到板层的结构，尽量减小板层的损耗和串扰。
3.信号完整性：差分信号的完整性对于系统性能至关重要，过孔的布局必须符合信号的传输要求，确保信号的准确传输。
4.设计约束：某些设计约束可能会影响到差分过孔中心距的选择，比如板的层数、布线密度、板厚等。
一般来说，在高速数字信号传输中，差分过孔中心距的选择要遵循设计规范和最佳实践，以确保信号的传输质量和系统的稳定性。
在具体的设计中，可以通过仿真工具进行分析和优化，以找到最适合的差分过孔布局参数。
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差分对与PCB过孔的关系
差分对：你需要了解的与过孔有关的四件事在一个高速印刷电路板（PCB）中，通孔在降低信号完整性性能方面一直饱受诟病。
然而，过孔的使用是不可避免的。
在标准的电路板上，元器件被放置在顶层，而差分对的走线在内层。
内层的电磁辐射和对与对之间的串扰较低。
必须使用过孔将电路板平面上的组件与内层相连。
幸运的是，可设计出一种透明的过孔来最大限度地减少对性能的影响。
1. 过孔结构的基础知识让我们从检查简单过孔中将顶部传输线与内层相连的元件开始。
图1是显示过孔结构的3D图。
有四个基本元件：信号过孔、过孔残桩、过孔焊盘和隔离盘。
过孔是镀在电路板顶层与底层之间的通孔外的金属圆柱体。
信号过孔连接不同层上的传输线。
过孔残桩是过孔上未使用的部分。
过孔焊盘是圆环状垫片，它们将过孔连接至顶部或内部传输线。
隔离盘是每个电源或接地层内的环形空隙，以防止到电源和接地层的短路。
图1：单个过孔的3D图2. 过孔元件的电气属性如表格1所示，我们来仔细看一看每个过孔元件的电气属性。
表1：图1中显示的过孔元件的电气属性一个简单过孔是一系列的π型网络，它由两个相邻层内构成的电容-电感-电容（C-L-C）元件组成。
表格2显示的是过孔尺寸的影响。
表2：过孔尺寸的直观影响通过平衡电感与寄生电容的大小，可以设计出与传输线具有相同特性阻抗的过孔，从而变得不会对电路板运行产生特别的影响。
还没有简单的公式可以在过孔尺寸与C和L元件之间进行转换。
3D电磁（EM）场解算程序可以根据PCB布局布线中使用的尺寸来预测结构阻抗。
通过重复调整结构尺寸和运行3D仿真，可优化过孔尺寸，来实现所需阻抗和带宽要求。
3. 设计一个透明的差分过孔我们曾在之前的帖子中讨论过，在实现差分对时，线路A与线路B之间必须高度对称。
这些对在同一层内走线，如果需要一个过孔，必须在两条线路的临近位置上打孔。
由于差分对的两个过孔距离很近，两个过孔共用的一个椭圆形隔离盘能够减少寄生电容，而不是使用两个单独的隔离盘。
LVDS走线
LVDS信号在PCB上的要求1.布成多层板。
有LVDS信号的印制板一般都要布成多层板。
由于LVDS信号属于高速信号，与其相邻的层应为地层，对LVDS信号进行屏蔽防止干扰。
另外密度不是很大的板子，在物理空间条件允许的情况下，最好将LVDS 信号与其它信号分别放在不同的层。
例如，对于四层板，通常可以按以下进行布层：LVDS信号层、地层、电源层、其它信号层。
2.LVDS信号阻抗计算与控制。
对于LVDS信号，必须进行阻抗控制（通常将差分阻抗控制在100欧姆）。
对于不能控制阻抗的PCB布线必须小于500MIL。
这样的情况主要表现在连接器上，所以在布局时要注意将LVDS器件放在靠近连接器处，让信号从器件出来后就经过连接器到达另一单板。
同样，让接收端也靠近连接器，这样就可以保证板上的噪声不会或很少耦合到差分线上。
LVDS信号的电压摆幅只有350 mV，适于电流驱动的差分信号方式工作。
为了确保信号在传输线当中传播时不受反射信号的影响，LVDS信号要求传输线阻抗受控，通常差分阻抗为(100±10)Ω。
阻抗控制的好坏直接影响信号完整性及延迟。
如何对其进行阻抗控制呢?①确定走线模式、参数及阻抗计算。
LVDS分外层微带线差分模式和内层带状线差分模式两种，分别如图2、图3所示。
通过合理设置参数，阻抗可利用相关阻抗计算软件(如POLAR-SI6000、CADENCE的ALLEGRO)计算也可利用阻抗计算公式计算。
②走平行等距线。
确定走线线宽及间距，在走线时要严格按照计算出的线宽和间距，两线间距要一直保持不变，也就是要保持平行。
平行的方式有两种：一种为两条线走在同一线层(side-by-side)，另一种为两条线走在上下相两层(over-under)。
一般尽量避免使用后者即层间差分信号，因为在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，不能保证差分线的间距等于层间介质厚度，会造成层间差分对的差分阻抗变化。
(完整word版)PCI-E的高速PCB布线规则
PCI-E 布线规则1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。
2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。
芯片及PCIE信号线反面避免高频信号线，最好全GND）。
3、差分对中2条走线的长度差最多5MIL。
2条走线的每一部分都要求长度匹配。
差分线的线宽7MIL，差分对中2条走线的间距是7MIL。
4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。
PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。
5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。
6、SCL等信号线不能穿越PCIE主芯片。
合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。
PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。
PCI-E是一种双单工连接的点对点串行差分低电压互联。
每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。
该信号工作在2.5 GHz并带有嵌入式时钟。
嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。
随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。
在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。
图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C 为可行方式。
关于差分走线的五个常见误区
误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。
造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。
虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。
地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。
在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。
当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。
尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。
也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。
所以要保持PCB地线层返回路径宽而短。
尽量不要跨岛（跨过相邻电源或地层的分隔区域）。
比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。
保证这些信号的下面是个完整地平面或电源平面。
误区二：认为保持等间距比匹配线长更重要。
在实际的PCB 布线中，往往不能同时满足差分设计的要求。
由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。
再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显着，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。
pcb布线的术语解释
PCB（Printed Circuit Board，印刷电路板）布线时涉及一些专业术语。
以下是几个常见的 PCB 布线术语及其解释：1.走线（Routing）：指在 PCB 上布置电路连接的过程。
走线可以是手动进行的，也可以是通过自动布线工具实现的。
2.导线宽度（Trace Width）：指 PCB 上导线的宽度。
导线宽度通常根据电流要求和 PCB 层数来确定，以确保足够的电流通过并避免过热。
3.间距（Spacing）：指 PCB 上不同元件之间的距离。
间距通常是指导线之间或导线与元件之间的距离，用于确保电路的稳定性和可靠性。
4.平面（Plane）：指 PCB 上连接到电源或地的大型铜区域。
平面通常用于提供稳定的电源和地连接，并作为信号屏蔽。
5.过孔（Via）：指连接 PCB 不同层之间的通孔。
过孔可以是普通过孔，也可以是盲孔或埋孔，用于在多层 PCB 中进行信号传递。
6.阻抗控制（Impedance Control）：指控制 PCB 中信号线的电阻。
阻抗控制在高速数字信号和射频电路设计中至关重要，可以确保信号传输的稳定性和可靠性。
7.差分对（Differential Pairs）：指两条平行布线的信号线，用于传输差分信号。
差分对常用于高速数据传输和抗干扰设计。
8.盲孔（Blind Via）：指连接 PCB 表面层和内部层的通孔，但不连接到 PCB的另一侧。
盲孔通常用于高密度的 PCB 布线设计。
9.埋孔（Buried Via）：指完全位于 PCB 内部层中的通孔，不连接到 PCB 的任何一侧。
埋孔可以用于提高 PCB 布线的密度和可靠性。
这些术语是 PCB 布线设计过程中经常遇到的关键概念。
了解这些术语有助于工程师更好地理解 PCB 布线设计，并确保电路板的性能和可靠性。
差分信号不能有过孔和等长的原因
还是我来回答吧,看了一下没有多少人清楚这个,可能大家不是做EMI的.差分线的设计原则是等长等距不能cross-moat.这都是有原因的.差分信号P\N的差值就是我们所要传递的信号,同时每一个线上面都有共模信号.后者是造成电磁辐射的主要源头,常常在靠近连接器的地方加共模choke抑制.差分线等长等距的原因是因为p上面信号值减去N 上面信号的时候,必须是对应地减去,如果不等长或者不等距,将使得这样的差值发生根本性的破坏.信号完整性检查眼图的时候会发现超标.而楼上大家关心的是能不能crossmoat的问题.这一点我详细说明我先说信号参考同一个板层就是习惯上说的layer,如果差分信号在top层走,以layer2作为参考平面.差分信号的两根线下面都有高速返回的镜象电流,紧贴在差分信号的下面.之所以紧贴是因为这样可以使得信号遇到的电感最小.差分信号的上升沿很短,一般在2ns左右.假如这时候差分信号的参考平面有沟道,比如说layer2的电源不止一个,举个例子,差分信号的下面原来参考的是+5V电源层,现在参考+3.3v,这时候就会出问题.因为+5与+3.3的两个模块之间有沟道.镜象电流在沟道处被割断,将寻找低阻抗路径完成返回电流的连续.换句话说路径的改变造成了电流环路面积的增大,这个直接影响就是EMI测试的超标.在EMI中这称为return path uncontinuity.如果信号穿层从top到bottom.信号的参考平面从layer2到了倒数第二层,倒数第二层如果是GND.差分信号的参考平面绝对不能够改变.比如usb信号在第一层走的时候下面参考的是+5v,那么到了最下面的倒数第2层.必须在倒数第2层割出一块+5的电源在USB差分线的下方.这是原理.在EMI中这还是return path uncontinuity的一种情况.事实上面高速信号(包括差分信号)以某些电势位(比如+1.8v,+3.3v)作为参考平面(就是镜象电流流过的那层)不是一种好的方法,这会造成电源的不干净.比教好的做法是以地(0v电势位)作为参考平面,换层到top时候,把第二层划出一块地.目标就是差分信号的参考平面永远是同一个电势位.任何不同都会造成返回路径不连续从而引起环路面积增大,最后造成EMI超标.[br]<p align=right><font color=red>+5 RD币</font></p>本文来自：我爱研发网() - R&D大本营详细出处：/bbs/Archive_Thread.asp?SID=49117&TID=1。
PCI Express layout guide(中文)
1．简介这个文档介绍了PCI Express 布线过程中要注意的事项。
2. PCI Express互连PCI Express是一种双单工连接的点对点串行差分低电压互联。
每个通道有两对差分信号：传输对TXP/TXN，接收对RXP/RXN。
该信号工作在2.5 GHz并带有嵌入式时钟。
嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。
不断增加的PCI Express比特率需要一些特别的设计。
而其中最小化互连损耗和抖动预算是关键要求。
2.1 PCI Express的PCB叠层和参考面在PCI Express并没有使用新技术。
一般的PC主板设计成4层叠层，而服务器，工作站和移动系统主板多使用6层或是更多层的叠层。
插卡可以使用4层或是6层叠层。
使用0.5OZ的镀铜微带线和1OZ的铜带状线。
插卡的整体电路板的厚度必须是0.062inch。
移动平台的PCB厚度可以是0.062inch或是0.050inch。
为了尽可能的减少损耗和抖动预算，最重要的考虑因素是设计的目标阻抗，而且要保持阻抗的公差足够小。
更厚的介质层和更宽的走线将会减少损耗。
微带差分线会比带状差分线产生更大的阻抗变化。
信号对应避免参考平面的不连续，譬如分割和空隙。
当信号线变化层时，地信号的过孔应放得靠近信号过孔。
对每对信号的建议是至少放1到3个地信号过孔。
还有永远不要让走线跨过平面的分割。
2.2 走线2.2.1 阻抗PCI Express的连接走线阻抗在4层或6层板时必须保持100Ω差分/60Ω单端;而对8层或10层板阻抗为85 Ω差分/ 55 Ω单端。
2.2.2线宽和线距差分信号的内部耦合和增加与周边的信号间距有助于减少有害串扰的影响和电磁干扰（EMI）的影响。
在微带情况下，差分线的宽度是5 mil，差分对中的2条走线的间距是7mil。
差分对中信号线中有100mil或超过100mil其信号线间距超过7mil，那么可以把信号线走成7mil的线宽。
PCB差分对走线的要求
PCB差分对走线的要求首先，差分对走线需要保持一定的匹配性。
差分信号需要在发射器和接收器之间进行平衡传输，因此差分信号线必须要匹配。
这包括在PCB设计中要保证差分对的两根信号线的长度一致，阻抗一致，偶模传输特性一致等。
如果差分对走线不匹配，会导致差分信号失真，降低信号的传输质量。
其次，差分对走线需要保持一定的对称性。
对称性是指差分对的两根信号线的形状、走线路径、间距等要尽量保持对称。
这样做可以将信号串扰减到最低。
例如，可以将差分对信号线两根平行布局，并且保持一定的间距。
在布线过程中，要保证信号线的宽度、间距、层间距等参数对称，并且尽量避免信号线的交叉。
第三，差分对走线需要保持一定的接地和屏蔽。
在实际应用中，差分信号需要与地进行配合，以减少信号的传输损耗和串扰。
因此，差分对走线需要与地信号进行连接，形成一条传输通路。
另外，差分对信号线需要进行屏蔽，避免外部电磁干扰对信号的影响。
这可以通过在PCB布线中添加地层和屏蔽层来实现。
此外，差分对走线还需要考虑信号的传输速度和传输距离。
差分对走线的设计应根据具体的信号要求，选择合适的走线方案和参数。
例如，在高速传输中，差分对走线需要采用特殊的布线技术，如差分对的阻抗匹配、布线长度控制、信号线的宽度和间距控制等。
在长距离传输中，需要考虑信号衰减和传输延迟，使用合适的信号线型号和走线方案。
最后，差分对走线还需要考虑EMC（电磁兼容性）的要求。
EMC是指在设备中，各种电子设备和系统之间，以及电子设备与外界之间的电磁能量的相互影响和兼容性问题。
差分对走线的设计应符合EMC的要求，避免信号的辐射和敏感性。
这可以通过良好的地连接、分层布线、合理的信号线路由等方式来实现。
综上所述，差分对走线在PCB设计中有很多要求，包括匹配性、对称性、接地和屏蔽、传输速度和距离、EMC要求等。
在实际的PCB设计中，需要仔细考虑这些因素，并根据实际需求来选择合适的设计方案和参数，以确保差分对走线的质量和性能。
PCB中过孔对高速信号传输的影响
PCB中过孔对高速信号传输的影响1.阻抗不匹配：过孔本身具有电容和电感，会对信号传输的阻抗造成影响。
当高速信号通过过孔时，会产生反射和干扰，导致信号的丢失和信号质量的下降。
特别是在信号频率较高时，过孔的阻抗不匹配可能会导致严重的信号失真。
2.信号耦合：当多个信号线通过相同的过孔时，会产生信号间的互相干扰，从而影响信号的稳定性。
这种信号耦合可以是电容耦合、电感耦合或电磁辐射耦合等。
这种耦合会导致信号的干扰、串扰和失真，并可能引起信号的节奏不稳定。
3.串扰：高速信号经过过孔时，由于信号的边沿陡峭，会在过孔附近引起电磁波的辐射和传播。
这种辐射和传播会导致信号在邻近信号线上产生串扰。
特别是对于相邻的差分信号线，通过过孔时的串扰效应会更加显著。
4.发射和接收延迟：高速信号通过过孔时，由于信号传播速度的差异，会造成发射和接收之间的延迟。
这种延迟会导致时钟与数据之间的不同步，从而影响信号的稳定性和可靠性。
为了解决过孔对高速信号传输的影响，有以下一些方法和技术可以采取：1.使用仿真工具：通过使用电磁仿真工具，可以预测和评估信号在过孔附近的行为，并优化PCB设计，以减少信号失真和干扰。
2.地线设计：合理的地线设计可以有效地减少通过过孔的信号干扰。
例如，采用分离的地线平面，或通过增加任意形状的引地过孔来引导过孔附近的电磁辐射。
3.差分信号设计：差分信号可以降低信号的干扰和串扰效应。
通过合理走线和阻抗匹配，可以减少差分信号通过过孔时的干扰。
4.使用垂直通孔：垂直通孔通常比普通的过孔更好地保持信号完整性，因为它们更短且直接连接在PCB层上。
5.减少过孔数量：减少过孔数量可以减少对信号传输的影响。
优化布局和走线，尽量避免过孔和通过过孔的信号。
总之，PCB中过孔对高速信号传输有一系列影响，包括阻抗不匹配、信号耦合、串扰以及发射和接收延迟。
通过使用仿真工具、合理的地线设计、差分信号设计、垂直通孔以及减少过孔数量等方法，可以减少过孔对高速信号传输的影响，提高PCB设计的性能和可靠性。
差分对过孔间距与线宽关系
差分对过孔间距与线宽关系在电子器件制造过程中，通过印刷电路板（PCB）来实现电路的连接。
而在PCB中，通过过孔（via）来实现各个电路层之间的连接。
过孔的设计参数之一就是过孔间距，即通过孔与其周围其他过孔之间的最小距离。
而过孔的尺寸参数之一就是线宽，即过孔的直径。
过孔间距和线宽是PCB设计中非常重要的参数，它们直接影响着PCB的可靠性和性能。
通过差分对过孔间距与线宽的研究，可以更好地了解它们之间的关系，并为PCB设计提供指导。
过孔间距的选择对于PCB的可靠性至关重要。
过小的过孔间距可能导致过孔之间的短路，从而造成电路故障。
过大的过孔间距则可能导致电路层之间的连接不可靠，信号传输的质量下降。
因此，在PCB设计中，需要根据电路层之间的电压差、信号传输速度等因素来合理选择过孔间距。
线宽也对PCB的性能有着直接的影响。
线宽的选择会影响到PCB 的功耗、信号传输速度等方面。
较大的线宽可以提高PCB的电流承载能力，减小线路的电阻，降低功耗。
而较小的线宽则可以提高信号传输的速度，减小信号的传输延迟。
因此，在PCB设计中，需要根据电路的具体需求来选择合适的线宽。
然而，过孔间距与线宽之间并不存在简单的线性关系。
具体来说，过孔间距的选择会受到线宽的影响，而线宽的选择也会受到过孔间距的制约。
这是因为在PCB制造过程中，过孔的打孔尺寸会受到线宽的限制。
如果线宽过小，那么过孔的直径也会相应缩小，从而限制了过孔间距的选择范围。
反之亦然，如果线宽过大，那么过孔的直径也会相应增大，从而增加了过孔之间的最小距离。
因此，在实际的PCB设计中，需要综合考虑过孔间距和线宽的关系。
首先，可以根据电路层之间的电压差、信号传输速度等因素来确定合理的过孔间距范围。
然后，在这个范围内，根据电路的具体需求来选择合适的线宽。
在选择线宽时，需要考虑过孔的打孔尺寸，以确保过孔的可靠性和性能。
总结起来，差分对过孔间距与线宽之间存在着相互制约的关系。
在PCB设计中，需要综合考虑过孔间距和线宽的影响，以保证PCB的可靠性和性能。
PCB等长那些事儿
据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意“尽量短且等长”，不知道它说得是仅指数据线呢，还是包括数据线、地址线、控制线？对于数据线，等长比较好走，因为它是点到点的，而对于地址线、控制线，等长就难了，因为它们是一点到多点的，所以还与总线拓扑结构有关，而且PCB走线时空间紧张；请问各位有什么好的建议，尤其是地址线、控制线的拓扑结构，是否需要作等长处理，如果要的话，怎样作等长处理？一.主要还是看ＳＤＲＡＭ的频率能跑多高了！尽量做到地址线等长，和数据线等长，我们在计算等长时分别算主芯片到匹配电阻的长度和匹配电阻到ＳＤＲＡＭ的长度并且要算过孔数（将过孔大致折算成线长），然后将总长度算出，再做等长匹配．如果有多块ＳＤＲＡＭ的话，地址线尽量走Ｔ型线，数据线尽量等长，芯片应该都能跑起来的．我做的ＤＶＤ板，ＳＤＲＡＭ基本都不走等长（因为频率基本上是１０８Ｍ，和１３３Ｍ的芯片，呵呵），实在看不过去的线就绕一下，相差不是很悬殊的就没问题，都能跑起来的！我做的好几块板子都正常运作；不过ＤＤＲ的就不能大意了．要计算后再绕．重在布局，布局合理会省很大的事。
二．数据线在板子上是不需要额外作阻抗匹配的，只有地址线和控制线需要在dimm末端加一termination电阻作终端阻抗匹配，防止反射。
后来又做一个DDR2的板子，地址线等长T 形走线（有两片）、数据线等长处理，程序跑得很稳定。
当然，光等长是不行的，在走线时，所有数据线与地址线均使用同一个参考面，电源与端接电源的去耦做好。
只要这么做了，系统就是稳定，什么都不用担心。
另外，告诉大家：一般的SDRAMController都是可以调时序的，所以数据与地址线、时钟线不必等长，软件调好时序就可以（当然这些参数是可以计算的，可不要瞎调哦）三．时钟线与控制线,地址线尽量等长,他们一起实现逻辑控制;数据线自己尽量等长可以了;当然,全部等长最好;[四．控制信号（CS，CKE）、命令信号（WE,CAS,RAS等）和地址信号（Ax，BAx）还有数据信号（EDX）都是由主设备SDRAM控制器发出的，主设备利用内部CLK上升沿把数据和控制信号输出到总线上，在下一个CLK的上升沿把数据或控制信号打入到SDRAM。
FPC认证标准
初版发行日期Initial issue date 2014-11-13FPC认证标准页次Page4/24新版发行日期New issue date 2015-3-31 制作部门PreparedWOCRD6.1.3.2贮藏温度/湿度范围：23±3℃，30%~70%RH；6.2材质及结构尺寸设计要求：6.2.1材质要求：所用材质必须提供相关材质证明及ROHS报告，且通过相关信赖性试验验证;6.2.2图纸设计检查项：6.2.2.1图纸必须用★标注关键尺寸，并且这些关键尺寸的管控标准为CPK>1.33 ；6.2.2.2图纸需注明使用材质如：压延铜、PI覆膜；6.2.2.3图纸需注明镀层要求，如材料：化学镍金、镀层厚度：Ni:80-160µ", Au:1-3µ";6.2.2.4图纸上需标准补强钢片接地，并按产品要求注明补强板的对地阻抗规格；6.2.2.5图纸必须包含历史修订记录，每次修订图纸，必须在图纸相应位置做出标识并及时通知我司确认；6.2.3针对PAD，通孔，补强的设计公差均需考虑FPC厂商的实际制程能力；6.2.4部分FPC设计规范：6.2.4.1开窗6.2.4.1.1过孔✧hole size：0.15mm regular pad：0.35mm，不开窗✧hole size：0.2mm regular pad：0.4mm，不开窗✧hole size：0.25mm regular pad：0.45mm，不开窗。
HOLERegular初版发行日期Initial issue date2014-11-13FPC认证标准页次Page5/24 新版发行日期New issue date2015-3-31 制作部门PreparedWOCRD6.2.4.1.2定位孔：机械孔，FPC:内壁不导通，无铜皮；其它按情况选择。
以保证定位柱可顺利插入定位孔且尽量少偏移：FPC/PCB:定位孔钻孔直径=定位柱直径+0.05mm；钢片补强：定位孔钻孔直径=定位柱直径+0.1mm。
差分信号PCB规则
什么是差分信号？一个差分信号是用一个数值来表示两个物理量之间的差异。
从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。
在某些系统里，系统'地'被用作电压基准点。
当'地'当作电压测量基准时，这种信号规划被称之为单端的。
我们使用该术语是因为信号是用单个导体上的电压来表示的。
另一方面，一个差分信号作用在两个导体上。
信号值是两个导体间的电压差。
尽管不是非常必要，这两个电压的平均值还是会经常保持一致。
我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。
继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。
0 表示两个人都是同一水平。
图1 用跷跷板表示的差分信号应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。
当V+>V-时，信号定义成正极信号，当V+<V-时，信号定义成负极信号。
图2 差分信号波形和单端等价图2 差分对围绕摆动的平均电压设置成2.5V。
当该对的每个信号都限制成0-5V 振幅时，偏移该差分对会提供一个信号摆动的最大范围。
当用单一5V 电源操作时，经常就会出现这种情况。
当不采用单端信号而采取差分信号方案时，我们用一对导线来替代单根导线，增加了任何相关接口电路的复杂性。
那么差分信号提供了什么样的有形益处，才能证明复杂性和成本的增加是值得的呢？差分信号的第一个好处是，因为你在控制'基准'电压，所以能够很容易地识别小信号。
在一个地做基准，单端信号方案的系统里，测量信号的精确值依赖系统内'地'的一致性。
信号源和信号接收器距离越远，他们局部地的电压值之间有差异的可能性就越大。
从差分信号恢复的信号值在很大程度上与'地'的精确值无关，而在某一范围内。
差分信号的第二个主要好处是，它对外部电磁干扰（EMI）是高度免疫的。
差分线
LVDS差分走线LVDS信号在PCB上的要求1.布成多层板。
有LVDS信号的印制板一般都要布成多层板。
由于LVDS信号属于高速信号，与其相邻的层应为地层，对LVDS信号进行屏蔽防止干扰。
另外密度不是很大的板子，在物理空间条件允许的情况下，最好将LVDS 信号与其它信号分别放在不同的层。
例如，对于四层板，通常可以按以下进行布层：LVDS信号层、地层、电源层、其它信号层。
2.LVDS信号阻抗计算与控制。
对于LVDS信号，必须进行阻抗控制（通常将差分阻抗控制在100欧姆）。
对于不能控制阻抗的PCB 布线必须小于500MIL。
这样的情况主要表现在连接器上，所以在布局时要注意将LVDS器件放在靠近连接器处，让信号从器件出来后就经过连接器到达另一单板。
同样，让接收端也靠近连接器，这样就可以保证板上的噪声不会或很少耦合到差分线上。
LVDS信号的电压摆幅只有350 mV，适于电流驱动的差分信号方式工作。
为了确保信号在传输线当中传播时不受反射信号的影响，LVDS信号要求传输线阻抗受控，通常差分阻抗为(100±10)Ω。
阻抗控制的好坏直接影响信号完整性及延迟。
如何对其进行阻抗控制呢?①确定走线模式、参数及阻抗计算。
LVDS分外层微带线差分模式和内层带状线差分模式两种，分别如图2、图3所示。
通过合理设置参数，阻抗可利用相关阻抗计算软件(如POLAR-SI6000、CADENCE的ALLEGRO)计算也可利用阻抗计算公式计算。
②走平行等距线。
确定走线线宽及间距，在走线时要严格按照计算出的线宽和间距，两线间距要一直保持不变，也就是要保持平行。
平行的方式有两种：一种为两条线走在同一线层(side-by-side)，另一种为两条线走在上下相两层(over-under)。
一般尽量避免使用后者即层间差分信号，因为在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，不能保证差分线的间距等于层间介质厚度，会造成层间差分对的差分阻抗变化。
PCB布线中遇到的问题、常见的误区、比较优化的走线策略
PCB Layout中的走线策略布线（Layout）是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)[size=1]1/2[/size]/Z0在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
差分线对与其它信号的距离干扰
差分线对与其它信号的距离干扰控制差分线对和其它信号间的距离，可以有效减少其它信号对差分线对的干扰和抑制EMI。
我们知道，电磁场能量是随着距离平方递减的，一般差分线对和其它信号间的距离大于差分线宽的4倍或差分线对间距的3倍(取其数值大者)以上时，它们之间的影响就极其微弱了，基本可以忽略。
公式如下：L>4w 且 L > 3d，其中，L：差分线对和其它信号间的距离;w：差分线的线宽;d：差分线对的线间距。
这里，其它信号包括其它差分线、单端线、信号平面等。
同时，差分线对和其参考平面边沿的距离也应按照上述方式进行计算，这样做的目的是保证两条差分线的对称性，减少共模噪声。
差分线对的端接给差分线对增加端接电阻是保证差分传输线阻抗匹配的一种有效方法。
终端匹配电阻的控制要根据不同的逻辑电平接口，来选择适当的电阻网络和负载并联，以达到阻抗匹配的目的。
目前最常用的差分信号有LVDS和LVPECL两种，下面就分别介绍这两种信号的端接方式。
(1)LVDS信号LVDS是一种低摆幅的差分信号技术，其传输速率一般在几百Mb/s以上[3]。
LVDS信号的驱动器由1个驱动差分线的电流源组成，通常电流为3.5 mA。
端接电阻一般只要跨接在正负两路信号的中间就可以了。
(2)LVPECL信号LVPECL电平信号也是适合高速传输的差分信号电平之一，其传输速率可达到1 Gb/s。
它的每一单路信号都有一个比信号驱动电压小2 V的直流电位，因此应用终端匹配时不能在正负两条差分线之间跨接电阻，而只能将每一路进行单端匹配。
要注意的是，随着微电子技术的发展，很多器件生产商已经可以把终端匹配电阻做到器件内部(在芯片手册上可以查到)，以减少PCB设计者的工作。
此时就不能再进行端接了，否则反而会影响信号质量。
其它要注意的问题在进行差分线对的PCB设计时，还应注意以下问题：尽量减少使用过孔和其他一些引起阻抗不连续的因素;不要使用90°折线，可用圆弧或45°折线代替;必要时在不同差分线对之间加地平面隔离以防止相互问的串扰;不要只是保证走线总长度相等，而是尽量做到走线的每一段都相等(针对阻抗不连续点划分，如插座);如非必要，尽量不要在差分线上增加测试焊盘。
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差分对：与过孔有关的四件事
在一个高速印刷电路板(P C B)中，通孔在降低信号完整性性能方面一直饱受诟病。
然而，过孔的使用是不可避免的。
在标准的电路板上，元器件被放置在顶层，而差分对的走线在内层。
内层的电磁辐射和对与对之间的串扰较低。
必须使用过孔将电路板平面上的组件与内层相连。
幸运的是，可设计出一种透明的过孔来最大限度地减少对性能的影响。
在这篇博客中，我将讨论以下内容：
1.过孔的基本元件
2.过孔的电气属性
3.一个构建透明过孔的方法
4.差分过孔结构的测试结果
1.过孔结构的基础知识
让我们从检查简单过孔中将顶部传输线与内层相连的元件开始。
图1是显示过孔结构的3D图。
有四个基本元件：信号过孔、过孔残桩、过孔焊盘和隔离盘。
过孔是镀在电路板顶层与底层之间的通孔外的金属圆柱体。
信号过孔连接不同层上的传输线。
过孔残桩是过孔上未使用的部分。
过孔焊盘是圆环状垫片，它们将过孔连接至顶部或内部传输线。
隔离盘是每个电源或接地层内的环形空隙，以防止到电源和接地层的短路。
图1：单个过孔的3D图
2.过孔元件的电气属性
如表格1所示，我们来仔细看一看每个过孔元件的电气属性。
层过孔元件电气属性
层1（顶层）过孔焊盘过孔焊盘在焊盘和下方的接地层之间引入
寄生电容。
1-2层（过孔）信号过孔过孔是一个电感器。
层2（平面层）隔离盘隔离盘在金属圆柱表面和附近的过孔周围
接地层之间产生边缘电容。
2-3层（过孔）信号过孔电感。
层3（信号）过孔焊盘焊盘与其上下的接地层之间的寄生电容。
3-4层（过孔）过孔残桩过孔的未使用部分形成电容短截线效应。
层4（平面层）隔离盘电容。
4-5层（过孔）过孔残桩过孔的未使用部分形成电容短截线效应。
层5（底层）过孔焊盘电容。
表1：图1中显示的过孔元件的电气属性
一个简单过孔是一系列的π型网络，它由两个相邻层内构成的电容-电感-电容(C-L-C)元件组成。
表格2显示的是过孔尺寸的影响。
相关尺寸电气属性对电容阻抗(Z o)的影
响
过孔焊盘小焊盘直径C↓Z o↑
过孔大小小孔直径L↑Z o↑
隔离盘大隔离盘直径C↓Z o↑
过孔长度更长的过孔长度L↑Z o↑
电源/接地层更多平面层C↑Z o↓
过孔残桩更长的过孔残桩C↑Z o↓
过孔间距更小的过孔间距C↑Z o↓
表2：过孔尺寸的直观影响
通过平衡电感与寄生电容的大小，可以设计出与传输线具有相同特性阻抗的过孔，从而变得不会对电路板运行产生特别的影响。
还没有简单的公式可以在过孔尺寸与C和L元件之间进行转换。
3D电磁(E M)场解
算程序可以根据P C B布局布线中使用的尺寸来预测结构阻抗。
通过重复调整结构尺寸和运行3D仿真，可优化过孔尺寸，来实现所需阻抗和带宽要求。
3.设计一个透明的差分过孔
我们曾在之前的帖子中讨论过，在实现差分对时，线路A与线路B之间必须高度对称。
这些对在同一层内走线，如果需要一个过孔，必须在两条线路的临近位置上打孔。
由于差分对的两个过孔距离很近，两个过孔共用的一个椭圆形隔离盘能够减少寄生电容，而不是使用两个单独的隔离盘。
接地过孔也被放置在每个过孔的旁边，这样的话，它们就能够为A和B过孔提供接地返回路径。
图2显示的是一个地-信号-信号-地(G S S G)差分过孔结构示例。
两个相邻过孔间的距离被称为过孔间距。
过孔间距越小，互耦合电容越多。
图2：使用背面钻孔的GSSG差分过孔
不要忘记，在传输速率超过10G b p s时，过孔残桩会严重影响高速信号完整性。
幸运的是，有一种背面钻孔P C B制造工艺，此工艺可以在未使用的过孔圆柱上钻孔。
根据制造工艺公差的不同，背面钻孔去除了未使用的过孔金属，并最大限度地将过孔残桩减少到10m i l以下。
3DE M仿真器用来根据所需的阻抗和带宽来设计差分过孔。
这是一个反复的过程。
此过程重复地调整过孔尺寸，并运行E M仿真，直到实现所需的阻抗和带宽。
4.如何验证性能
图2中显示的差分过孔设计已构建完毕并经测试。
测试样片包括顶层的一对差分线，之后是到内部差分线的差分过孔，然后第二对差分过孔再次连接至顶层的球状引脚栅格阵列封装(B G A)接地焊盘。
信号路径的总长度大约为1330m i l。
我用差分时域反射仪(T D R)测得其差分阻抗，用网络分析仪测得了带宽，并用高速示波器测量了数据眼图来了解其对信号的影响。
图3，4，5分别显示了阻抗、带宽和眼图。
左图是使用背面钻孔时的测试结果，而右图是无背面钻孔的测试结果。
在图5中的带宽波特图中，我们可以很清楚地看到背面钻孔对于在数据速率大于
10G b p s的情况下实现高性能是必不可少的。
使用背面钻孔，Z
D I F F 大约为85无背面钻孔，Z
D I F F
大约为58
图3：TDR阻抗波特图
12.5G H z时的插入损耗大约为3d B12.5G H z时的插入损耗大于8d B
图4：频率响应
使用背面钻孔时，数据眼是打开的无背面钻孔时，数据眼是关闭的
图5:25Gbps时的数据眼图
原文链接：
h t t p://e2e.t i.c o m/b l o g s_/b/a n a l o g w i r e/a r c h i v e/2015/06/10/d i f f e r e n t i a l-p a i r s-f o u r-t h i n g s-y o u-n e e d-t o-k n o w-a b o u t-v i a s。