FPGA实验教程_原理图设计部分

实验注意事项

1.做实验前，先连接好下载线，然后才能接上电源。

2.做完实验后，先拨掉实验箱上的电源，然后才能拨下载线。

实验一：简单逻辑门

实验目的：掌握Quartus使用及基于原理框图进行FPGA开发的基本流程

实验要求：掌握Quartus使用及基于原理框图进行FPGA开发的基本流程，注意设备及人身安全，严禁带电插拔JTAG下载线，防止损坏设备

所需器材：FPGA教学实验系统，带并口的普通计算机

实验介绍：本实验是在FPGA教学实验系统上实现简单的逻辑门，例如2输入的与门、与非门、或门、异或门等，对应部分的电路原理图如图1所

示。当K0（K1）按键断开时，FPGA引脚175（173）的输入为低电

平，对应发光二极管D2（D3）熄灭，当K0（K1）按键按下时，FPGA

引脚175（173）的输入为高电平，对应发光二极管D2（D3）发光。

FPGA引脚175、173在本实验中可用作输入引脚。FPGA引脚64、

65、66、73分别接有发光二极管（LED）DR0~DR3，在实验中可用

作输出引脚，当引脚输出高电平时，对应的LED被驱动发光。这些

输出引脚可用于实现2个输入的不同逻辑功能。

图1 部分按键与LED的原理图

实验步骤：

1. 为工程建立工作目录

为了方便工程涉及到的文件的管理，以后的每一个工程，都需要为其建立专门的工作目录，目录路径中不要包含有非英文或数字的字符（例如不要包含空格或中文字符等）。请利用系统自带的“我的电脑”或“资源管理器”建立目录。在此假设在E:\work目录下建立名为mylogic_sch的工程工作目录，其目录路径为E:\work\mylogic_sch，本实验所涉及的文件都需要放置在该目录当中。

2. 运行Quartus II程序

方法1（通过开始菜单）：

开始->程序(P)->Altera->Quartus II 7.2->Quartus II 7.2 (32-Bit)

方法2（桌面快捷方式）：双击桌面的快捷方式图标

打开Quartus II后，其界面如图2所示。

图2 Quartus II集成环境

3. 建立工程

在Quartus II上进行FPGA的开发是针对工程进行的，所有的设计任务都应当建立对应的工程。运行菜单命令File->New Project Wizard，打开新建工程向导，分别如图3~图8所示。完成后，即可在Quartus II中建立起对应的工程。

图3 新建工程向导介绍图4 工作目录、工程名、顶层实体名

图 5 添加文件 图6 选定器件

图7 第三方工具设置 图 8 信息汇总 在图4所示的对话框中，我们将工作目录（working directory ）设定为E:\work\mylogic_sch ，将工程名（name of this project ）设定为mylogic_sch ，将顶层实体名（top-level design entity ）设定为mylogic_sch 。顶层实体名最好和工程名一致，如不一致，应根据实际情况修改。

在图7中，我们需要根据实际情况选中EP2C20Q240C8芯片，该芯片为Cyclone II 系列的芯片之一，引脚为240个。因此，可以先在Family 中选定Cyclone II 系列，然后在Pin count 中选定引脚为240，通过这些过滤条件，可以快速找到EP2C20Q240C8。

在其他图中的设置，不需要更改，直接点击Next 即可。

4. 编辑原理图设计文件

运行菜单命令File->New ，或点击工具栏上的按钮，打开新建文件对话框，如图9所示。在其中选择Block Diagram/Schematic File ，并点击OK 按钮。Quartus 将打开一个新建原理图文件的编辑窗口，如图10所示。

图9 新建文件对话框

图10 新建原理图文件编辑窗口

在编辑窗口空白的地方双击，即可打开符号选择窗口，Quartus为我们准备了众多不同类别的元件符号供我们调用，这当中包含基本的逻辑门、74系列数字芯片功能符号和LPM可参数化定制符号等，如图11所示，我们在此分4次调进二输入的与门and2、与非门nand2、或门or2、异或门xor，并调进2个输入引脚input和4个输出引脚output，如图12所示。

图11 符号选择窗口

图12 添加进设计窗口的元件

双击输入输出引脚上的名字（例如左上角的引脚中的pin_name）,可以更改引脚名，如图13所示。我们在此依次将各个引脚名更改为k0、k1、dr0、dr1、

dr2、dr3，如图14所示。

图13 更改引脚名

图14 完成更改引脚名

把鼠标光标放在引脚或元件符号的连接端上时，光标会变成十字形状示，此时按下鼠标左键不放，可进行连线，如图15所，当移动到另一端点时，松开左键，即完成连线，如图16所示。按图17完成所有的连线，并以mylogic_sch为文件名（会自动添加.bdf的扩展名）保存文件，如图18所示，在其中默认选择上了Add file to current project选项，将会添加进当前工程当中。

图15 开始连线

图16 完成连线

图17 完成所有的连线

图18 保存文件

5. 分析设计

分析设计这个步骤不是必需的，但是通过分析设计，可以对设计文件进行错误检查，并给出相应的提示、警告、错误等信息，检查过后，还可以提取出整个工程的结构层次、端口列表等信息，方便进行引脚锁定。如果直接对工程进行完整的编译，将会耗费比较多的时间，并且修改锁定引脚后，还是得完整编译一次。

运行菜单命令Processing->Start->Start Analysis & Elaboration，对设计进行分析，分析完成后，弹出一完成提示对话框，如图19所示。点击确定后，可查看自动打开的编译报告，如图20所示。