维修电工技师电子技术—数字钟资料
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当S5接到校时或S6接到校时时,秒 计数保持,停止计数,此时时或分计 数器的CP脉冲是秒信号,进行快速 计数,达到校时的目的。
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起闹电路
数字闹钟的起闹电路， 可由3个分组成。
它包括 起闹控制电路、 起闹定时电路 起闹可控振荡器。
51
（1） 起闹控制电路 起闹控制电路要在时、分规定的时 间起闹，主要是设置译码电路翻译 出所需的起闹时间。译码器的地址 输入是时、分计数器的有关状态输 出，而译码器的输出经开关S1、S2、 S3、S4可选择时和分。当闹钟的实 际计时时间符合所选择的起闹时间 时．产生-个起闹控制信号（高电 平）。起闹控制电路原理见下图
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54
起闹控制电路中的译码器根据时、分计数 器个位和十位的计数范围不同，分别选用 不同的译码电路。时、分计数器的十位计 数范围分别是0～2或0～5，因此可选用38译码器74LS138；而时、分计数器的个位 都是十进制，要选用4-16译码器或BCD-十 进制译码器，本实例中选用的是BCD-十进 制译码器74LS42。74LS42的引脚接线图和 功能表如下图所示。74LS138的引脚接线 图和功能表如下图所示。
2
二、方框圖
3
4
74 LS90—集成异步二 、五 、十進 加法計數器
一、管腳排列
5
：五进计数器的时钟输入端 Ro(1)和Ro(2)：异步复位端
仅当Ro(1)×Ro(2)＝“1”时复位 Ro(1)×Ro(2)＝“0”时计数
NC：空脚
S9(1)和S9(2)：异步置9端 仅当S9(1) × S9(2) ＝“1”时 置1001
25
26
如果精度要求不高可以采用集成电路定时器 555与RC组成的多谐振荡器。
27
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标准时间源
• 本案例标准时间源电路的组成分三部分： • 1、 交流市电降压。 • 2、 密特整形电路。
3 、采用74LS90经二级分频得到秒信号。
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二级分频
31
74LS160
中规模集成同步十进制加法计数器 一、管腳排列
21
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2、5421码 将QD与CPA联接,输出高低位顺序为QA；QD；
QC；QB
23
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标准时间源 标准时间源产生的秒脉冲是计时的基准信号，
要求有高的稳定度，为保证数字钟的计时 精度，一般选用石英晶体振荡器电路。石 英晶体振荡器的特点是振荡频率准确、电 路结构简单、频率容易调整。常取石英晶 体的振荡频率为32768Kz，经15级2分频电 路后，输出端正好可得到1Hz的标准脉冲。
6
仅当S9(1) × S9(2) ＝“0”时计 数 CPA ： 二进计数器的时钟输入端
下降沿有效。 QA ：二进计数器的输出端。
QD；QB ；QC ： 五进计数器的输出端。
GND ：接地。
7
二、功能表
输入
复位输入 置位输入
输出
RO RO S9 S9 CP CP QD QC QB QA (1) (2) (1) (2) A B
三、应用 1、60进制的秒计数器
38
CO=Q3 Q0.ET
当Q3Q2Q1Q0=1001时, CO=1 即计数到9之前,CO一直为低电平, 而计数到9时,CO跳变为高电平, 若CO直接接CP, 则在个位计数到9就进行了进位 ∴加非门,变为个位的计数从9变0时, 十位计入一个“1”。
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2、24进制的计数器
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二功能表
清 置 使能 时
零数
钟
输出
功能
Q3 Q2 Q1 Q0
CR PE EP ET CP
0 × × × × 0 0 0 0 异步清零
1 0 ××
D3D2 D1 D0 同步置数
11 1 1
加计数 同步计数
1 1 0 × × 保持包括 1 1 × 0 × CO=0
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保持:
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有校時功能的數字钟
一、基本要求
1、有“時”“分”的十進數位顯示，“秒” 信號驅動LED亮，暗。
1
2、24小時爲一周期 計數器74LS160 解碼器 74LS49
3、有校時電路 (預置數功能) 作用：數字時鐘的走時與標準時間一致。
方法：採用開關控制 4、定時間起鬧 3～5S
5、採用TTL電路(74LS系例) 74LS系例工作速度快,功耗低。
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(二)方法 设置二个控制开关
S5校---校分 S6校---校时
设置S5或S6
低电平-----计时 高电平-----校时
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(三)实施 1.将秒计数器(个位)74LS160芯片 的P与T分开
2.分和时计数器(个位)74LS160芯 片的CP端与G2,G4分开
48
1.当S5和S6都接到计时时, 并行输入的秒脉冲信号断开,进行串 行计数.
1 1 0×
0 0 00
1 1 × 0 × × 0 0 00
×× 1 1
1 0 01
CP 0 二进计数
0 CP 五进计数
CP QA 8421十进
QD CP 5421十进
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Ro(1)×Ro(2) ＝S9(1)S9(2)＝0 在加法计数时, S9(1).S9(2)端最少应有一端接地。 Ro(1).Ro(2)端必须有一端接地。
当为 低电平时，不管其它输入 端状态如何，a～g均为低电平。当
要求输出0～15时，消隐输入端 （ )应为高电平或开路。a～g7 段输出与数码管显示字符的关系 如下图所示。
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Βιβλιοθήκη Baidu
44
数字闹钟的时、分快速校验电 路
(一)构思 校时功能是数字钟必备的基本功能，为电 路简单，本例中只进行时和分的校时。 将秒分时三个计数器的串行计数方, 为并 行校时计数方法式,即将秒信号并行送到 分时两个计数器,使分时计数器快速计数 到需要的数值,再恢复到串行计数方法式。
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译码、显示电路
译码器由4片74LS49组成，每1片 74LS49驱动1只数码管，显示时和 分 。 74LS49 为 集 电 极 开 路 输 出 的 BCD七段译码器、驱动器，输出端 （a～g）为高电平有效，可驱动灯 缓冲器或共阴极的LED数码管。
41
74LS49的引脚和逻辑符号如图所示，
42
9
三、74 LS90邏輯電路图
10
內部結構:四個主從JK觸發器+門電路組成,整 個計數器由二部分組成:第一部分是一位二 進制計數器
11
• 第二部分是五進制計數器
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十進制計數器 8421码 将QA与CPB联接,输出高低位顺序为 QD；QC；QB；QA
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当S5接到校时或S6接到校时时,秒 计数保持,停止计数,此时时或分计 数器的CP脉冲是秒信号,进行快速 计数,达到校时的目的。
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起闹电路
数字闹钟的起闹电路， 可由3个分组成。
它包括 起闹控制电路、 起闹定时电路 起闹可控振荡器。
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（1） 起闹控制电路 起闹控制电路要在时、分规定的时 间起闹，主要是设置译码电路翻译 出所需的起闹时间。译码器的地址 输入是时、分计数器的有关状态输 出，而译码器的输出经开关S1、S2、 S3、S4可选择时和分。当闹钟的实 际计时时间符合所选择的起闹时间 时．产生-个起闹控制信号（高电 平）。起闹控制电路原理见下图
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起闹控制电路中的译码器根据时、分计数 器个位和十位的计数范围不同，分别选用 不同的译码电路。时、分计数器的十位计 数范围分别是0～2或0～5，因此可选用38译码器74LS138；而时、分计数器的个位 都是十进制，要选用4-16译码器或BCD-十 进制译码器，本实例中选用的是BCD-十进 制译码器74LS42。74LS42的引脚接线图和 功能表如下图所示。74LS138的引脚接线 图和功能表如下图所示。
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二、方框圖
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74 LS90—集成异步二 、五 、十進 加法計數器
一、管腳排列
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：五进计数器的时钟输入端 Ro(1)和Ro(2)：异步复位端
仅当Ro(1)×Ro(2)＝“1”时复位 Ro(1)×Ro(2)＝“0”时计数
NC：空脚
S9(1)和S9(2)：异步置9端 仅当S9(1) × S9(2) ＝“1”时 置1001
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如果精度要求不高可以采用集成电路定时器 555与RC组成的多谐振荡器。
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标准时间源
• 本案例标准时间源电路的组成分三部分： • 1、 交流市电降压。 • 2、 密特整形电路。
3 、采用74LS90经二级分频得到秒信号。
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二级分频
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74LS160
中规模集成同步十进制加法计数器 一、管腳排列
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2、5421码 将QD与CPA联接,输出高低位顺序为QA；QD；
QC；QB
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标准时间源 标准时间源产生的秒脉冲是计时的基准信号，
要求有高的稳定度，为保证数字钟的计时 精度，一般选用石英晶体振荡器电路。石 英晶体振荡器的特点是振荡频率准确、电 路结构简单、频率容易调整。常取石英晶 体的振荡频率为32768Kz，经15级2分频电 路后，输出端正好可得到1Hz的标准脉冲。
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仅当S9(1) × S9(2) ＝“0”时计 数 CPA ： 二进计数器的时钟输入端
下降沿有效。 QA ：二进计数器的输出端。
QD；QB ；QC ： 五进计数器的输出端。
GND ：接地。
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二、功能表
输入
复位输入 置位输入
输出
RO RO S9 S9 CP CP QD QC QB QA (1) (2) (1) (2) A B
三、应用 1、60进制的秒计数器
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CO=Q3 Q0.ET
当Q3Q2Q1Q0=1001时, CO=1 即计数到9之前,CO一直为低电平, 而计数到9时,CO跳变为高电平, 若CO直接接CP, 则在个位计数到9就进行了进位 ∴加非门,变为个位的计数从9变0时, 十位计入一个“1”。
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2、24进制的计数器
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二功能表
清 置 使能 时
零数
钟
输出
功能
Q3 Q2 Q1 Q0
CR PE EP ET CP
0 × × × × 0 0 0 0 异步清零
1 0 ××
D3D2 D1 D0 同步置数
11 1 1
加计数 同步计数
1 1 0 × × 保持包括 1 1 × 0 × CO=0
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保持:
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有校時功能的數字钟
一、基本要求
1、有“時”“分”的十進數位顯示，“秒” 信號驅動LED亮，暗。
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2、24小時爲一周期 計數器74LS160 解碼器 74LS49
3、有校時電路 (預置數功能) 作用：數字時鐘的走時與標準時間一致。
方法：採用開關控制 4、定時間起鬧 3～5S
5、採用TTL電路(74LS系例) 74LS系例工作速度快,功耗低。
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(二)方法 设置二个控制开关
S5校---校分 S6校---校时
设置S5或S6
低电平-----计时 高电平-----校时
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(三)实施 1.将秒计数器(个位)74LS160芯片 的P与T分开
2.分和时计数器(个位)74LS160芯 片的CP端与G2,G4分开
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1.当S5和S6都接到计时时, 并行输入的秒脉冲信号断开,进行串 行计数.
1 1 0×
0 0 00
1 1 × 0 × × 0 0 00
×× 1 1
1 0 01
CP 0 二进计数
0 CP 五进计数
CP QA 8421十进
QD CP 5421十进
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Ro(1)×Ro(2) ＝S9(1)S9(2)＝0 在加法计数时, S9(1).S9(2)端最少应有一端接地。 Ro(1).Ro(2)端必须有一端接地。
当为 低电平时，不管其它输入 端状态如何，a～g均为低电平。当
要求输出0～15时，消隐输入端 （ )应为高电平或开路。a～g7 段输出与数码管显示字符的关系 如下图所示。
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Βιβλιοθήκη Baidu
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数字闹钟的时、分快速校验电 路
(一)构思 校时功能是数字钟必备的基本功能，为电 路简单，本例中只进行时和分的校时。 将秒分时三个计数器的串行计数方, 为并 行校时计数方法式,即将秒信号并行送到 分时两个计数器,使分时计数器快速计数 到需要的数值,再恢复到串行计数方法式。
40
译码、显示电路
译码器由4片74LS49组成，每1片 74LS49驱动1只数码管，显示时和 分 。 74LS49 为 集 电 极 开 路 输 出 的 BCD七段译码器、驱动器，输出端 （a～g）为高电平有效，可驱动灯 缓冲器或共阴极的LED数码管。
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74LS49的引脚和逻辑符号如图所示，
42
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三、74 LS90邏輯電路图
10
內部結構:四個主從JK觸發器+門電路組成,整 個計數器由二部分組成:第一部分是一位二 進制計數器
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• 第二部分是五進制計數器
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十進制計數器 8421码 将QA与CPB联接,输出高低位顺序为 QD；QC；QB；QA
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