VHDL语言详解

端口模式用来说明数据传输通过该端口的方向.端口模式有以下几类:
IN(输入):仅允许数据流进入端口.主要用于时钟输入,控制输入,单向数据输入.
OUT(输出):仅允许数据流由实体内部流出端口.该模式通常用于终端计数一类的输出,不能用于反馈.
BUFFER(缓冲):该模式允许数据流出该实体和作为内部反馈时用,但不允许作为双向端口使用.
2选1 数据选择器
d1
d0
q
sel
u2
u1
u3
tmp1
tmp2
tmp3
例8 用带保护条件的BLOCK语句描述一个锁存器的结构.
ENTITY latch IS
PORT(d, clk : IN STD_LOGIC;
q, qn : OUT STD_LOGIC);
END latch;
ENTITY comp4 IS
PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0);
y: OUT STD_LOGIC);
END comp4;
--结构体 1:
ARCHITECTURE behavior OF comp4 IS
BEGIN
Comp: PROCESS(a, b)
包体中的子程序及其相应的说明是专用的,不能被其它VHDL单元所引用;而包集合中的说明是公用的,它可以独立地编译并插入设计库中.包集合体是次级设计单元,只有在其对应的主设计单元编译并插入设计库之后,才可独立地编译并插入到设计库中.
程序包举例(见vhdl程序example )
2.1.1.5 库(LIBRARY)
out
out
buffer
inout
mode
mode
模式及其信号源
类属参数说明的格式为:
GENERIC(端口名{,端口名}:[IN] 子类型 [:=初始值]
{;端口名{,端口名}: [IN] 子类型 [:=初始值]} );
例2:加入类属说明的2输入的与门的逻辑描述
ENTITY and2 IS
库是用来放置可编译的设计单元的地方,通过其目录可查询和调用. VHDL中的库大致可归纳为5种:IEEE库,STD库,ASIC矢量库,WORK库和用户定义库.
IEEE库.常用的资源库.IEEE库包含经过IEEE正式认可的STD_LOGIC_1164包集合和某些公司提供的一些包集合,如STD_LOGIC_ARITH(算术运算库),STD_LOGIC_UNSIGNED等.
2.1.1 VHDL程序基本结构
实体部分描述设计系统的外部接口信号(即输入/输出信号)
结构体用于描述
系统的内部电路
配置用于从库中选取所需元件安装到设计单元的实体中
包集合存放各设计模块能共享的数据类型,常数,子程序等
2.1.1.1 实体(ENTITY)
实体的一般格式为:
ENTITY 实体名 IS
2.1.1.3 配置(CONFIGURATION)
配置的基本格式为:
CONFIGURATION 配置名 OF 实体名 IS
[配置说明];
END 配置名;
配置语句描述了层与层之间的连接关系,以及实体与构造体之间的连接关系.设计者可以利用配置语句选择不同的构造体,使其与要设计的实体相对应;在仿真某一个实体时,可以利用配置选择不同的构造体进行性能对比实验,以得到性能最佳的构造体.
GENERIC (rise,fall:time);
PORT(a,b : IN STD_LOGIC;
y : OUT STD_LOGIC);
END and2;
ARCHITECTURE and2x OF and2 IS
SIGNAL u: BIT;
BEGIN
u<=a AND b;
y<=u after(rise) when u='1' else u after(fall) ;
and2
b
类属参数说明是可选部分.如果需要,可使用以"GENERIC"语句来指定该设计单元的类属参数(如延时,功耗等).
实体名,端口名等均应为符合VHDL命名规则 的标识符.
端口说明的一般格式为:
PORT(端口名{,端口名}:端口模式 数据类型;
端口名{,端口名}:端口模式 数据类型);
BLOCK语句中所描述的各个语句是可以并行执行的,它和书写顺序无关.
一个大规模的电原理图通常可以分割成多张子原理图,以便于设计和存档.同样,在VHDL程序设计中,构造体对应整个电原理图,而构造体可由多个BLOCK块组成,每一个BLOCK块则对应一张子原理图.电原理图的分割关系和VHDL程序中用BLOCK块分割构造体的关系是一一对应的.
[类属参数说明];
[端口说明];
END;
ENTITY,IS,END是VHDL的关键字(保留字).
实体中的每一个I/O信号被称为端口,其功能对应于电路 图符号的一个引脚.端口说明则是对一个实体的一组端口的定义,即对基本设计实体与外部接口的描述.端口是设计实体和外部环境动态通信的通道.
a
y
END and2x;
例3: 四位加法器实体说明程序
ENTITY add4 IS
PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0);
Ci: IN STD_LOGIC;
Sum: OUT STD_LOGIC_VECTOR(3 downto 0);
Co: OUT STD_LOGIC);
END add4;
由实体说明画出四位加法器add4的电路图如下所示.
add4 aຫໍສະໝຸດ 3..0] b[3..0]
Sum[3..0]
Ci
Co
2.1.1.2 结构体(ARCHITECTURE )
结构体的一般格式如下:
ARCHITECTURE 结构体名 OF 实体名 IS
[结构体说明部分];
BEGIN
cale: BLOCK
BEGIN
tmp1<=d0 AND sel;
tmp2<=d1 AND (not sel);
tmp3<=tmp1 OR tmp2;
q<=tmp3;
END BLOCK cale;
END amux;
上述结构体中只有一个 BLOCK块,若电路复杂时可由几个BLOCK块组成.
BEGIN
IF a=b THEN
y<='1';
ELSE
y RETURN '0';
WHEN 'Z'=> RETURN 'Z';
END CASE;
END invert;
END BODY;
一个包集合说明至多可以带一个包体,包体和包头使用相同的名字.包体的内容是基本说明和子程序体说明.但要注意,若包集合中含有子程序说明时,必须将子程序放在对应的包体中.
D C
d
clk
在BLOCK块中的两个信号传送语句都写有前卫关键词guarded,表明只有clk='1'为真时,这两个语句才能执行.
例1 一个2输入的与门的逻辑描述
LIBRARY ieee; --库说明语句
USE ieee.std_logic_1164.ALL; --程序包说明语句
ENTITY and2 IS
PORT(a,b : IN STD_LOGIC;
y : OUT STD_LOGIC);
END and2;
ARCHITECTURE and2x OF and2 IS
BEGIN
y<=a AND b;
END and2x;
实体部分
结构体部分
VHDL设计文件的
两个基本组成部分
实体
(Entity)
结构体
(Architecture)
配置
(Configuration)
包集合
(Package)
库
(Library)
一个完整的
VHDL程序
库 用于存放已编译的实体,结构体,包集合和配置
上述5类库中,除了STD库和WORK库之外的其它库均为资源库.资源库是存放常规元件和标准模块的库,使用时需预先说明.
库说明语句的语法形式为:
LIBRARY 库名; --说明使用什么库
USE 包集合名; --说明使用库中哪一个包集合及包集
合中的项目(如过程名,函数名等)
包集合名最多为三个层次,即 :
ARCHITECTURE latch_a OF latch IS
BEGIN
g1:BLOCK(clk='1')
BEGIN
q<=guarded d after 5ns;
qn<=guarded not(d) after 7ns;
END BLOCK g1;
END latch_a;
q
nq
Q
INOUT(双向):可以允许数据流入或流出该实体.该模式也允许用于内部反馈.
如果端口模式没有指定,则该端口处于缺省模式为:IN .
数据类型原则上可以是任何标准的数据类型和用户自定义类型.
PORT (a,b : IN STD_LOGIC;
y : OUT STD_LOGIC);
in
in
in
STD库.VHDL的标准库.库中存放有称为"standard"的标准包集合,其中定义了多种常用的数据类型,均不加说明可直接引用.STD库中还包含有称为"textio"的包集合.在使用"textio"包集合中的数据时,应先说明库和包集合名,然后才可使用该包集合中的数据.