存储器和高速缓存技术优秀课件

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微机原理存储器和高速缓存技术课件.ppt

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第四章 存储器和高速缓存技术
§4.1 存储器和存储器件 §4.2 存储器的连接 §4.3 虚拟存储器 §4.4 高档微机中的高速缓存技术
§4.1存储器和存储器件
▪ 除采用磁、光原理 的辅存外,其它存 储器主要都是采用 半导体存储器
▪ 本章介绍采用半导 体存储器及其组成 主存的方法
CPU
CACHE 主存(内存) 辅存(外存)
12
1.读写存储器RAM
组成单元 速度 集成度
应用
SRAM 触发器 快 低 小容量系统
DRAM 极间电容 慢 高 大容量系统
NVRAM 带微型电池 慢 低 小容量非易 失
13
2.只读存储器ROM
▪ 掩膜ROM:信息制作在芯片中,不可更改 ▪ PROM:允许一次编程,此后不可更改 ▪ EPROM:用紫外光擦除,擦除后可编程;并允许
芯片读出,缺点是芯片外引
D0 1 2 3
线较多,成本高.适合容量小 127
的静态RAM.
字结构
1022
➢ 位结构:同一芯片存放多个字的同一位.
优点是芯片的外引线少,缺点是需要多个芯片组和 1023
工作.适合动态RAM 和大容量静态RAM
位结构17
2、地址译码器
▪ 功能:接收系统总线传来的地址信号,产生地址 译码信号后,选中存储矩阵中的某个或几个基 本存储单元.
➢ 为解决cpu和主存之间的速度差距,提高整机的 运算速度,在cpu和主存之间插入的由高速电子 器件组成的容量不大,但速度很高的存储器作 为缓冲区。
▪ Cache特点
➢ 存取速度最快,容量小,存储控制和管理由硬 件实现。
5
Cache工作原理——程序访问的局部性
▪ 在较短时间内由程序产生的地址往往集中在存储 器逻辑地址空间的很小范围内。(指令分布的连 续性和循环程序及子程序的多次执行)这种对局 部的存储器地址频繁访问,而对此范围以外的地 址范围甚少的现象就成为程序访问的局部性。

第4章存储器和高速缓存技术演示课件

第4章存储器和高速缓存技术演示课件

1、静态RAM(SRAM)
一、RAM原理
构成
存储体(R-S触发器构成的存储矩阵)
外围电路
译码电路、缓冲器 I/O控制电路
0
0
地 址
1
存储
1
数 据
n位 地址
译 码 2n-1
矩阵
m
缓 冲


CS 控制
逻辑 R/W
存储芯片内部构成示意图
m位 数据
10
? 地址译码器: 接收来自CPU的n位地址,经译码后产生2n个地址选择信号,
A6 A7
器 Y1023
A8
1023
A9
CE
OE
读写控制电路
WE
D(பைடு நூலகம்/O)
A0 A1 A2 A3 A4
实现对片内存储单元的选址。 ? 控制逻辑电路:
接收片选信号CS及来自CPU的读/写控制信号,形成芯片内 部控制信号,控制数据的读出和写入。 ? 数据缓冲器:
寄存来自CPU的写入数据或从存储体内读出的数据。 ? 存储体:
存储体是存储芯片的主体,由基本存储元按照一定的排列 规律构成。
11
1)存储体
一个基本存储电路能存储 1
位2进制数。
(1)T1和T2组成一个双稳态触 发器,用于保存数据。 T3和T4
Q
Q
为负载管。
(2)如O1点为数据 Q,则O2点
为数据 Q。
(3) 行选择 线有效(高电平)
时, O1 、 O2处的数据信息通
过门控管 T5和T6送至T7和T8 。
(4) 列选择 线有效(高电平) 时, T7和T8处的数据信息通过 写控制(高有效)
第4章 存储器和高速缓存技术

存储器知识的ppt

存储器知识的ppt

双译码可简化芯片设计 64个单元 个单元 主要采用的译码结构 0
1 列译码 A3A4A5
7
单译码
双译码
11
③ 片选和读写控制逻辑
片选端CS*或CE*
有效时,可以对该芯片进行读写操作
输出OE*
控制读操作。有效时,芯片内数据输出 该控制端对应系统的读控制线
写WE*
控制写操作。有效时,数据进入芯片中 该控制端对应系统的写控制线
12
§5.2
随机存取存储器
静态RAM 静态RAM SRAM 2114 SRAM 6264
动态RAM 动态RAM DRAM 4116 DRAM 2164
13
§5.2.1 静态RAM
SRAM的基本存储单元是触发器电路 SRAM的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 SRAM一般采用“字结构”存储矩阵: SRAM一般采用“字结构”存储矩阵: 一般采用
27
EPROM芯片2716
存储容量为2K×8 24个引脚:
11根地址线A10~A0 8根数据线DO7~DO0 片选/编程CE*/PGM 读写OE* 编程电压VPP
A7 A6 A5 A4 A3 A2 A1 A0 DO0 DO1 DO2 Vss
1 2 3 4 5 6 7 8 9 10 11 12
24 23 22 21 20 19 18 17 16 15 14 13
掩膜式ROM 掩膜式 一次性可编程ROM(PROM) ( 一次性可编程 ) 紫外线擦除可编程ROM(EPROM) ( 紫外线擦除可编程 ) 电擦除可编程ROM(EEPROM) ( 电擦除可编程 ) 闪烁存储器FLASH ROM(EEPROM) 闪烁存储器 ( )

第4章 存储器和高速缓存技术

第4章 存储器和高速缓存技术

②CPU总线的负载能力问题。 解决办法:加入总线驱动器。 ③片选信号和行地址、列地址的产生机制。 存储器是由多个容量相对较小的存储器 芯片构成,在读写操作时,对存储单元 的寻址用两步:
①通过片选信号CS-选择芯片或芯片组。 ②对芯片内部或组内某个单元作选择。 芯片内部的寻址方法由存储器芯片厂家 确定,和CPU连接时,通过低位地址线 和芯片连接。 片选信号由高位地址构成。
地址译码方式有两种: ①单译码方式 ②双译码方式
在单译码方式的存储器中只用一个译码 电路,将所有的地址信号转换成行选通 信号。在一行内的各存储单元构成一个 数据字的存储位置,这种行选通线又称 字选通线。
上图是一种单译码结构的存储器(16字4位 的存储器) 16个字,故地址译码器输入线四根,字选 择线24=16根
④内存被用来存放系统软件、系统参数及 当前运行的应用软件和数据。(例操作 系统中的基本输入输出部分BIOS,是无 时无刻不用的,它必须常驻内存。
外部存储器的几点说明: ①工作速度慢,必须配置专门的驱动设 备才能完成访问功能。 ②外存的容量不受限制,故又称海量存 储器。
2 微型计算机内存的行列结构 内存中包含大量的存储单元,为便于访 问,每一个单元都有一个地址。对内存 进行读写操作时,都要给出地址来选择 单元。 如何根据地址信息来选择单元?这就是 下面要介绍的地址译码的方式:
②只读性 如果某个存储器中写入数据后,只能读 出,不能用通常的办法重写或改写,这 种存储器叫只读存储器。 ③存储容量 每个芯片中的存储单的总数即存储容量。 现在厂商为用户提供存储器件时,都是 将多片内存装在一块电路板上组成内存 条。内存条的容量相当可观。
④速度 存储速度是用存储器的访问时间来衡量 的。访问时间就是存储器接收到稳定的 地址信号到完成操作的时间。 ⑤功耗 功耗和速度成正比。

《高速缓冲存储器》PPT课件

《高速缓冲存储器》PPT课件

2021/3/8
20
不命中时处理方式 等待主存储器 任务切换
2021/3/8
3
来自处理机
主存地址
块号
块内地址
不命中
已 装 不 进
还 命中
可 装 入
主存-Cache 地址映象变换机构
Cache 替换 策略
访主存 装入Cache
块号
块内地址
Cache 地址
访主存 替换Cache
高速缓冲存储器Cache
Cache 单字宽
多字宽
地址变换的硬件容易实现;
地址变换的速度要快;
主存空间利用率要高;
发生块冲突的概率要小
2021/3/8
7
四种方式
全相联映象与变换
直接映象与变换
组相联映像与变换
段相联映象
2021/3/8
8
全相联映象与变换
定义及规则
映象规则:主存中的任意一块都可以映象到 Cache中的任意一块。
如果Cache的块数为Cb,主存的块数为Mb, 映象关系共有:Cb×Mb种。
11
主存地址 相联比较
块号B
块号b 命中
块内地址
块内地址w Cache地址
B
b
主存块号B Cache块号b 有效位 目录表(由相联存储器组成,共Cb个字)
2021/3/8
12
直接映象与变换
定义及规则
映象规则:主存中一块只能映象到Cache的一个特 定的块中。
计算公式: b=B mod Cb,其中:
比较结果不相等, 有效位为0, 表示Cache中的这一块 是空的
比较结果不相等, 有效位为1, 表示原来在Cache中的 这一块是有用的

第4章存储器和高速缓存技术PPT课件

第4章存储器和高速缓存技术PPT课件

S
SiO2 浮栅
行线
VCC
位 线 输 出
P+ + + + P+ N衬底
(a)
浮栅管
D
位线 S (b)
图4.3 Intel 2764EPROM的外形和引脚信号
3. EPROM
可多次擦除、重写 三种工作方式:
读方式:VCC=+5V,VPP=+5V,CE#低 编程方式:VCC=+5V,VPP=21~25V,CE#高,
图4.2 DRAM控制器的原理图
4.1.5 只读存储器ROM
ROM的特点:
只许读出、不许写入
ROM器件的优点:
结构简单,所以位密度高 具有非易失性,所以可靠性高
应用场合:
存放不需要经常修改的信息
ROM的分类:
根据信息的设置方法,ROM分为5种 : 掩膜型ROM 可编程只读存储器PROM 可擦除可编程只读存储器EPROM 可用电擦除的可编程只读存储器E2PROM 闪烁存储器(flash memory)
4.2 存储器的连接
1. 存储器和CPU的连接考虑
① 高速CPU和较低速度存储器之间的速度匹配问题。 CPU插入等待状态Tw
② CPU总线的负载能力问题。 加入总线驱动器
③ 片选信号和行地址、列地址的产生机制。
片选译码、片内译码 ④ 对芯片内部的寻址方法。
通过低位地址线和芯片连接,提供行、列地址
2. 存储器芯片片选信号的产生方法
线选译码
▪ 适用于容量较小的存储器、结构简单 ▪ 地址重复、地址空间不连续
全译码
▪ 适用于容量较大的存储器、结构复杂 ▪ 不存在地址重复、地址空间连续
部分译码

计算机组成原理4第四章存储器PPT课件精选全文

计算机组成原理4第四章存储器PPT课件精选全文

4.2
11
4.2
请问: 主机存储容量为4GB,按字节寻址,其地址线 位数应为多少位?数据线位数多少位? 按字寻址(16位为一个字),则地址线和数据线 各是多少根呢?
12
数据在主存中的存放
设存储字长为64位(8个字节),即一个存 取周期最多能够从主存读或写64位数据。
读写的数据有4种不同长度:
字节 半字 单字 双字
34
3. 动态 RAM 和静态 RAM 的比较
主存
DRAM
SRAM
存储原理
电容
触发器
集成度


芯片引脚


功耗


价格


速度


刷新


4.2
缓存
35
内容回顾: 半导体存储芯片的基本结构 4.2
…… ……










线



线



片选线
读/写控制线
地址线(单向) 数据线(双向) 芯片容量
D0
…… D 7
22
(2) 重合法(1K*1位重合法存储器芯片)
0 A4
0,00

0,31
0 A3
X 地
X0
32×32
… …
0址
矩阵
A2

0码
31,0

31,31
A1
器 X 31
0 A0
Y0 Y 地址译码器 Y31 A 9 0A 8 0A 7 0A 6 0A 5 0

第4章 存储器、存储管理和高速缓存技术

第4章 存储器、存储管理和高速缓存技术

闪烁存储器的特点:
• • • • • 非易失性 可靠性 高速度 大容量 擦写灵活性
4.2 存储器在系统中的连接
4.2.1 存储器和CPU的连接考虑 ① 高速CPU和较低速度存储器之间的速度匹配问题。 ② CPU总线的负载能力问题。 ③ 片选信号和行地址、列地址的产生机制。
• 存储器的寻址方法 • 存储器芯片与CPU地址总线连接时,要根据内 存的地址分配连接,以实现CPU在某一时刻只 能唯一地选中某一内存单元,这称为寻址。 • 要完成寻址功能必须进行两种选择:首先要 选择存储器芯片,这称为片选。 • 然后再从该芯片中选择出某一存储单元,这 称为字选。
片选 字选
4.2 存储器在系统中的连接
4.2.2 存储器芯片片选信号的构成方法 : • 全译码法 • 部分译码法 • 线选法
线选法
D0~D7
• 特点 A10 D0~D7 •简单 CPU 1KBROM A11 •地址可能重叠 CE A0~A9 •地址不连续
___
D0~D7
___
1KBRAM
CE A0~A9
虚拟存储器机制(2)
• 由于程序的两个局部性原理,在一个时刻,程序只在一个 比较小的范围内运行。所以我们把程序可能用到的整个存 储空间分成一个个相同大小的页(班级),只把其中的一些 页放在主存(教室)中,而其它的页则等需要时再建,或 放在辅存(寝室)中。同时建立一个页表(课程表),对应 于每一页,如果该页在主存中,则页表记录它在主存中的 地址;如果不在主存中,则在页表上作不在主存的标记。
选择以下芯片,将其扩充为24KB
D0~7
R/W
D0~7
D0~7 R/W CE A0~12
D0~7
R/W CE A0~12

《高速缓冲存储器》课件

《高速缓冲存储器》课件

要点二
缓存管理策略
在移动设备中,为了合理利用有限的 系统资源,需要制定有效的缓存管理 策略。这些策略包括根据应用程序的 需求和设备的可用资源动态分配缓存 空间,以及在必要时清理不常用的应 用程序数据等。
要点三
缓存对移动设备性能 的影响
在移动设备中,高速缓存的大小和速 度对设备的性能影响很大。通过优化 缓存算法和提高数据访问速度,可以 提高移动设备的响应速度和运行效率 ,提升用户体验。
新材料与新技术的应用
新材料
随着科技的不断发展,新型材料如碳纳米管、二维材料等在高速缓冲存储器中的应用逐渐 受到关注。这些新材料具有更高的导电性能和更小的体积,有助于提高高速缓冲存储器的 性能和集成度。
新技术
新型存储技术如相变存储器、阻变存储器等也逐渐应用于高速缓冲存储器中。这些新技术 具有更高的写入速度和更长的寿命,有助于提高高速缓冲存储器的性能和可靠性。
能耗与可靠性的挑战
能耗问题
随着高速缓冲存储器容量的增加,能耗问题也日益突出。如何在 保证性能的同时降低能耗,是高速缓冲存储器发展的重要方向。
可靠性问题
高速缓冲存储器在高速运行过程中,容易出现数据丢失或损坏的 问题。提高高速缓冲存储器的可靠性,是保障数据中心和云计算
安全的重要任务。
技术挑战
如何在保证性能和可靠性的同时降低能耗,是高速缓冲存 储器面临的重要技术挑战。
PART 05
高速缓冲存储器的挑战与 未来发展
REPORTING
容量与速度的平衡
容量增加
随着数据中心的不断扩大和云计算的普及, 高速缓冲存储器的容量需求不断增加。
速度提升
随着处理器性能的不断提升,高速缓冲存储器的速 度也需要相应提升,以满足处理器对数据访问速度 的需求。

第四章存储器1

第四章存储器1

–11 根地址线 A10~A0 –8 根数据线 DO7~DO0
19 18
A10 -CE/PGM
–片选/编程 -CE/PGM –读写 -OE
17 DO7 16 DO6 15 DO5 14 DO4 13 DO3
–编程电压 VPP
第四章 存储器1
18
EEPROM芯片2864A
NC 1
A12 2 A7 3 A6 4 A5 5 A4 6 A3 7 A2 8 A1 9 A0 10 I/O0 11 I/O1 12 I/O2 13 GND 14
只读存储器 (ROM)
一次性可编程 ROM(PROM) 紫外线擦除可编程 ROM(EPROM)
第四章 存储器1
电擦除可编程 ROM(EEPROM)
2
类型
SRAM DRAM NVRAM FLASH
RAM 的特点:
构成 触发器
速度 集成度
应用


小容量系统
极间电容 慢 带微型电池 快

大容量系统
低 小容量非易失
16
DRAM芯片2164
NC 1
DIN 2 -WE 3
-RAS 4
A0 5 A2 6 A1 7 GND 8
2164
16 VSS • 存储容量为 64K×1 15 -CAS • 16个引脚:
14 DOUT 13 A6 12 A3 11 A4 10 A5 9 A7
–8 根地址线A7~A0 –1 根数据输入线DIN –1 根数据输出线DOUT –行地址选通 -RAS
4116
16 VSS
• 存储容量为 16K×1
15 -CAS • 16个引脚:
14 DOUT 13 A6 12 A3 11 A4 10 A5 9 VCC

CH5 存储器、存储管理和高速缓存技术

CH5 存储器、存储管理和高速缓存技术

转换检测缓冲器TLB
分页部件得到32位线性地址时 – 先通过其高20位与TLB中的32项比较 – 否则呢
5.3.5
TLB的工作原理
5.3.5
分页管理
操作系统的角色
5.3.5
– 分页部件将线性地址转换为物理地址的过程需要操 作系统的参与
对操作系统的要求
– 建立初始页组目录表和页表,在分页部件功能的基 础上完成线性地址到物理地址的转换
转换时间 – 几乎为0
分段管理
段——独立且连续的存储空间
5.3.2
– 相关的控制信息:段的基址、界限、访问的优先级、共 享性、访问的特性(读/写)
段描述符
– 把有关段的信息,即:段基址、界限、访问属性全部存 放在一个称为段描述符的数据结构中 – 并把系统中所有的描述符编成表,以便硬件查找和识别
64K×1b
读出 写入
图5.3 动态RAM控制器8203和2164的连接关系
5.存储器容量的扩充
数据宽度的扩充
– 为了与数据线宽 度一致
5.1.3
字节数的扩充
– 扩大地址范围
5.2 存储器的体系结构
层次化的存储器体系结构 – 层次化的总体结构 – 内存的分区结构 32位计算机系统的内存结构 – 16位微机系统的内存组织 – 32位微机系统的内存组织
3.描述符表
三类 – GDT – LDT – IDT
5.3.3
每个描述符表最多可容纳213个描述符 GDT中的第一个(DI=0)为空描述符
IDT最多只对应256个描述符
描述符表
GDT含有可供系统中所有任务使用的段描述符 每个LDT也看成一个特殊的段(系统段) GDT中还包含各个LDT对应的描述符 LDT只包含与某一任务相关的各个段的描述符
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4.1.1 存储器的分类
2. 存储器分类
(1)按构成存储器的器件和存储介质分类 按构成存储器的器件和存储介质主要可
分为:磁芯存储器、半导体存储器、光电 存储器、磁膜、磁泡和其它磁表面存储器 以及光盘存储器等。
2. 存储器分类
(2)按存取方式分类 可将存储器分为随机存取存储器、只读存储器两种形式。
• 随机存储器RAM(Random Access Memory)
• 又称读写存储器,指能够通过指令随机地、个别地对其中各个 单元进行读/写操作的一类存储器。
• 按照存放信息原理的不同,随机存储器又可分为静态和动态两 种。静态RAM是以双稳态元件作为基本的存储单元来保存信息
的,因此,其保存的信息在不断电的情况下,是不会被破坏的; 而动态RAM是靠电容的充、放电原理来存放信息的,由于保存 在电容上的电荷,会随着时间而泄露,因而会使得这种器件中 存放的信息丢失,必须定时进行刷新。
(3)按在微机系统中位置分类
分为主存储器(内存)、辅助存储器(外存)、缓冲存 储器等,主存储器又称为系统的主存或者内存,位于
系统主机的内部,CPU可以直接对其中的单元进行读/ 写操作;辅存存储器又称外存,位于系统主机的外部, CPU对其进行的存/取操作,必须通过内存才能进行; 缓冲存储器位于主存与CPU之间,其存取速度非常快, 但存储容量更小,可用来解决存取速度与存储容量之 间的矛盾,提高整个系统的运行速度。
存储器地址译码有两种方式,通常称为单译码与双译码。 (1) 单译码 单译码方式又称字结构,适用于小容量存储器。 (2) 双译码 在双译码结构中,将地址译码器分成两部分,即行译码器(又叫 X译码器)和列译码器(又叫Y译码器)。X译码器输出行地址选择信 号,Y译码器输出列地址选择信号。行列选择线交叉处即为所选中 的内存单元,这种方式的特点是译码输出线较少。
另外,还可根据所存信息是否容易丢失,而把存储 器分成易失性存储器和非易失性存储器。如半导体存
储器(DRAM,SRAM),停电后信息会丢失,属易失性; 而磁带和磁盘等磁表面存储器,属非易失性存储器。
存储器分类表如下所示:
存储器
主存储器
双极型半导体存储器
随机存储器(RAM)
MOS存储器(静态、动态)
只读存储器(ROM)
存储器系统的三项主要性能是指标容量、速度和成本。
存储容量是存储器系统的首要性能指标,因为存储容量越大,则系统能够保 存的信息量就越多,相应计算机系统的功能就越强;
存储器的存取速度直接决定了整个微机系统的运行速度,因此,存取速度也 是存储器系统的重要的性能指标;
存储器的成本也是存储器系统的重要性能指标。 为了在存储器系统中兼顾以上三个方面的指标,目前在计算机系统中通常采 用三级存储器结构,即使用高速缓冲存储器、主存储器和辅助存储器,由这三 者构成一个统一的存储系统。从整体看,其速度接近高速缓存的速度,其容量 接近辅存的容量,而其成本则接近廉价慢速的辅存平均价格。
3.地址译码器
由于存储器系统是由许多存储单元构成的,每个存储单元一般 存放8位二进制信息,为了加以区分,我们必须首先为这些存储单 元编号,即分配给这些存储单元不同的地址。地址译码器的作用 就是用来接受CPU送来的地址信号并对它进行译码,选择与此地 址码相对应的存储单元,以便对该单元进行读/写操作。
一般情况下,一个存储器系统由以下几部分组成。 1.基本存储单元 一个基本存储单元可以存放一位二进制信息,其内部 具有两个稳定的且相互对立的状态,并能够在外部对其 状态进行识别和改变。不同类型的基本存储单元,决定 了由其所组成的存储器件的类型不同。 2.存储体(以图示讲解说明) 一个基本存储单元只能保存一位二进制信息,若要存 放M×N个二进制信息,就需要用M×N个基本存储单元, 它们按一定的规则排列起来,由这些基本存储单元所构 成的阵列称为存储体或存储矩阵。
可编程只读存储器PROM 可擦除可编程只读存储 器EPROM,EEPROM 掩膜型只读存储器
MROM
辅助存储器
磁盘(软盘、硬盘、盘组)存储器 磁带存储器
光盘存储器
缓冲存储器
半导体 存储器
随机存取存储器 (RAM)
静态RAM(SRAM) 动态RAM(DRAM) 非易失RAM(NVRAM)
只读存储器 (ROM)
3.地址译码器(续)
0
A5
0 1
存储单元
• 单译码A结2 构行
1
A4 A3 A2 A1 A0
译 码 器
存储器和高速缓存技术
4.1 存储器和存储器件
4.1.1 存储器的分类 4.1.2 存储器的系统结构 4.1.3 选择存储器器件的考虑因素 4.1.4 随机存取存储器RAM 4.1.5 只读存储器ROM 4.1.6 存储器在系统中的连接考虑和使用举例
1. 存储器的概述
存储器是计算机(包括微机)硬件系统的重要组成部分,有了存储器,计算机 才具有“记忆”功能,才能把程序及数据的代码保存起来,才能使计算机系统 脱离人的干预,而nly Memory)
在微机系统的在线运行过程中,只能对其进行读 操作,而不能进行写操作的一类存储器。ROM通常 用来存放固定不变的程序、汉字字型库、字符及图形 符号等。随着半导体技术的发展,只读存储器也出现 了不同的种类,如可编程的只读存储器 PROM(Programmable ROM),可擦除的可编程的 只读存储器EPROM(Erasible Programmable ROM)和EEPROM(Electric Erasible Programmable ROM)以及掩膜型只读存储器 MROM(Masked ROM)等,近年来发展起来的快擦 型存储器(F1ash Memory)具有EEPROM的特点。
掩膜式ROM 一次性可编程ROM(PROM) 紫外线擦除可编程ROM(EPROM) 电擦除可编程ROM(EEPROM)
详细展开,注意对比
组成单元 速度 集成度
应用
SRAM 触发器 快 低 小容量系统
DRAM 极间电容 慢 NVRAM 带微型电池 慢
高 大容量系统 低 小容量非易失
4.1.2 存储器的系统结构
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