Xilinx ISE 使用入门手册
ISE开发环境使用指南[FPGA开发教程
ISE开发环境使用指南简介ISE（Integrated Software Environment）是Xilinx公司开发的一套FPGA设计软件工具。
本文档将为您介绍如何使用ISE开发环境进行FPGA开发，包括环境的安装、基本操作和常见问题解决方法。
环境安装1.在Xilinx官网上下载最新版本的ISE软件。
2.双击安装文件，按照向导指示完成安装过程。
3.完成安装后，打开ISE软件，进行必要的设置和配置。
基本操作创建工程1.打开ISE软件，选择“File” -> “New Project”。
2.在弹出的对话框中输入工程名称和路径，选择FPGA型号等相关参数，点击“Next”。
3.添加源文件和约束文件，点击“Next”。
4.点击“Finish”完成工程创建。
编译工程1.在ISE软件中选择“Project” -> “Run Implementation”进行工程编译。
2.检查编译过程中是否有错误，根据提示进行修正。
下载到FPGA1.将FPGA与电脑连接，选择“Tools” -> “iMPACT”打开下载工具。
2.配置下载参数，选择对应的FPGA型号和文件路径。
3.点击“Program”开始下载程序到FPGA。
常见问题解决方法编译错误•检查代码中是否有语法错误或逻辑问题。
•检查约束文件是否设置正确。
下载失败•检查FPGA与电脑的连接是否正常。
•检查下载工具配置是否正确。
总结通过本文档的介绍，您应该对如何使用ISE开发环境进行FPGA开发有了一定了解。
希望您在实际操作中能够顺利完成项目的开发和调试。
如果遇到任何问题，可以参考本文档中提供的常见问题解决方法或参考Xilinx官方文档进行进一步学习和搜索。
ISE10.1使用教程简介
ISE 10.1Steps1 new project (1)2 new source (3)3 run behavior simulation (5)4 ChipScope (7)5 Constraints (12)6 synthesize your design (13)7 implement your design (13)8 Generate Programming File (13)9Analyze Design Using Chipscope (13)1 new project1. 双击桌面Xilinx ISE10.1 快捷方式打开ISE 工程管理器（Project Navigator）。
2. 打开 Project Navigator 后，选择File → New Project ，弹出新建工程对话框，填写工程名字，工程存放发热位置。
注意，不要填写含有中文的名字，以免发生错误。
3.点击 Next 按钮，弹出器件特性对话框。
Device Family选择“Virtex2P”，Device选“XC2VP30 ，Package选择ff896，Speed选 -7”，其他选择如下图所示。
其中这些选择由按FPGA开发板的型号来决定的。
然后点击NEXT，继续单击Next 按钮，然后单击Finish按钮完成对工程的建立和基本设置。
2 new source1在工程的Source for下在的空白处单击右键选择New Source菜单2然后在弹出的对话框中选择Verilog Module，并且在右边的File name中输入你的模块名称，然后单击Next按钮。
2.这是一个设置输入输出端口的对话框，可以设置，也可以不设置。
一般选择不设置，直接点击NEXT，最后单击Finish按钮完成成对Verilog Module模块资源的添加。
3.双击Source for下面的.v文件（本实验双击counter.v）进入源代码编辑框中，并在里面编写Verilog源程序，然后点击保存按钮。
ISE使用手册
4.6.1 ISE数据库接口（DBI） ......................................................................... 41 4.6.2 MySQL接口 ....................................................................................... 43 4.6.3 开发更多的数据库接口 ........................................................................... 45 五. ISE编程示例...................................................................................................... 46 5.1 四个简单的TCP协议 ....................................................................................... 46 5.2 简单的HTTP服务 ........................................................................................... 48 5.3 服务状态监视器 ............................................................................................ 48 5.4 工作者线程池 ............................................................................................... 48 5.5 简单的UDP服务端 ......................................................................................... 49 六. 附录 ................................................................................................................ 50 6.1 ISE参数配置................................................................................................ 50 6.2 参考资料 .................................................................................................... 52
ISE软件使用说明(两篇)
引言：概述：ISE软件是由Xilinx公司开发的一款集成电路设计工具，使用该软件可以进行数字电路设计、仿真、验证以及实现等多个阶段的工作。
在设计阶段，ISE软件提供了丰富的组件库和设计工具，方便用户进行电路原理图的绘制和逻辑设计。
在验证阶段，ISE软件可以进行功能仿真和时序仿真，以确保设计的正确性和稳定性。
在实现阶段，ISE软件提供了先进的布局与布线工具，能够将设计转化为实际的电路板。
正文内容：1.安装与启动1.1ISE软件安装包1.2安装ISE软件1.3启动ISE软件2.项目管理2.1创建新项目2.2导入已有项目2.3添加设计文件2.4设定项目属性2.5保存和备份项目3.设计流程3.1电路原理图设计3.1.1组件选择3.1.2连接元件3.1.3设置元件属性3.2逻辑设计3.2.1设计约束3.2.2逻辑优化3.2.3时序约束3.3约束文件编辑3.3.1约束规则3.3.2约束语法3.3.3约束检查3.4时序仿真3.4.1创建仿真波形3.4.2设定初始状态3.4.3运行仿真3.5功能仿真3.5.1设置输入信号3.5.2运行仿真3.5.3分析仿真结果4.仿真与验证4.1时序分析4.1.1设定时钟4.1.2时序路径分析4.1.3时序优化4.2时序约束验证4.2.1满足约束4.2.2修复时序错误4.3灵敏度分析4.3.1设定输入敏感性4.3.2分析敏感性4.4逻辑分析4.4.1切换敏感性4.4.2分析逻辑状态5.布局与布线5.1物理约束5.1.1面积约束5.1.2信号完整性约束5.1.3电源与接地约束5.2布局5.2.1网表导入5.2.2管理物理资源5.2.3进行布局布线5.3时序优化5.3.1满足时序约束5.3.2缩短信号传输路径5.3.3优化时钟分配5.4布线5.4.1管理布线资源5.4.2进行布线5.4.3路由与优化5.5设计规约检查5.5.1检查布局布线规约5.5.2修复设计规约错误总结：引言概述：ISE软件是一款功能强大的集成开发环境工具，广泛应用于数字电路设计和实现。
Xilinx ISE 使用入门手册
Xilinx ISE 使用入门手册1发布日期：2009-3-6 13:06:10文章来源：搜电浏览次数：58111、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。
1）系统配置要求ISE 5.2i推荐的系统配置与设计时选用的芯片有关。
因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。
为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。
在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。
2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。
（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。
图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。
之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。
图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。
图4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。
安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。
图4.28 环境变量设置操作图3）安装第三方软件在PC上安装完ISE之后，还需要安装第三方仿真软件，如ModelSim等。
ISE软件使用说明
ISE软件使用说明ISE（Integrated Software Environment）软件是由赛灵思公司（Xilinx Inc.）开发的一款用于设计和开发数字电路的软件工具。
该软件提供了一个集成的环境，用于设计、模拟和验证数字电路。
本文将介绍ISE软件的安装和基本使用方法，以帮助用户快速上手。
一、安装ISE软件2.根据安装程序的提示，选择安装的目标文件夹和所需的组件。
3.等待安装程序完成安装。
二、打开ISE软件打开ISE软件后，会出现一个欢迎界面，用户可以选择新建项目、打开已有项目或者直接进入ISE工具链。
三、创建新项目1. 点击“New Project”按钮，进入新项目设置页面。
2.输入项目的名称和路径，选择项目类型和芯片系列。
3. 点击“Next”按钮，进入项目配置页面。
4.在此页面中，用户可以添加需要使用的源文件、约束文件和IP核等。
5. 点击“Next”按钮，进入总结页面。
6. 点击“Finish”按钮，完成项目创建。
四、设计源文件在ISE软件中，用户可以使用HDL（硬件描述语言）进行设计源文件的编写。
ISE软件支持的HDL语言有VHDL和Verilog。
1. 在项目视图中，右键点击“Source”文件夹，选择“New Source”。
2.在弹出的对话框中，选择源文件类型和语言。
3. 输入文件的名称和路径，点击“Finish”按钮。
五、添加约束文件约束文件用于定义电路的时序、引脚映射等信息，以确保电路的正常工作。
1. 在项目视图中，右键点击“Constraints”文件夹，选择“New Source”。
2.在弹出的对话框中，选择约束文件类型。
3. 输入文件的名称和路径，点击“Finish”按钮。
六、综合与实现在进行综合和实现之前，需要根据设计需求进行一些设置和配置。
1. 在项目视图中，右键点击项目名称，选择“Properties”。
2.在弹出的对话框中，选择“SYNTHESIS”或“IMPLEMENTATION”选项卡。
ISE12.4使用手册
Xilinx ISE 12.4使用手册------Edit by C2_305 1.Xilinx ISE 12.4用户界面ISE界面如下图所示，由上到下主要分为标题栏、菜单栏、工具栏、工程管理区，源文件编辑区、过程管理区、信息显示区、状态栏等八部分。
过程管理区图1.1 ISE界面标题栏：主要显示当前工程的路径、名称及当前打开的文件名称；菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、源文件（Source）、操作（Process）、工具（Toll）、窗口（Window）、帮助（Help）等八个下拉菜单；工具栏：主要包括了常用命令的快捷按钮；工程管理区：提供工程及其相关文件的管理和显示功能。
主要包括设计页面（Design）、文件页面（Files）、开始视图（Start）和库视图（Liabrary）。
其中，设计页面视图最常见，显示了源代码的层次关系；源文件编辑区：提供了源代码的编辑功能；过程管理区：本窗口显示的内容取决于过程管理区所选择文件，相关操作和FPGA设计流程相关，包括设计输入、综合、仿真、实现和生成配置文件等；信息显示区：显示ISE中的处理信息，如操作步骤信息、警告信息和错误信息等；状态显示栏：显示相关命令和操作的信息，并指示ISE软件当前所处的状态；2．新建工程打开ISE，选择File|New Project，在弹出的新建对话框中输入工程名，例如“Myproject”，并选择工程文件路径，例如“E:\Proj_FPGA\Myproject”,如下图所示，以后将以这个工程名和路径说明。
选择好以后，next，需要注意以下几个选项。
Famliy：选择所使用的FPGA类型；Device：选择所使用的FPGA具体型号；Synthesis Toll：选择所使用的综合工具，默认为ISE自带的XST工具；Simulator：选择仿真软件，默认是ISE自带的Isim;Preferred Language:选择所使用的硬件语言，我们选择Verilog；图2.1 新建工程step1 图2.2 新建工程step2后面直接点next即可，直到完成新工程的建立。
XilinxISE软件使用过程新（含PROM下载）
Xilinx ISE 13.4软件使用方法本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。
4位加法器C0C 1A0A1A2A B0B1B2B3S0S 1S2S331.建立工程运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示所示F1软件初始状态表软件初始状态表选择File->New Project ，该对话框显示用向导新建工程所需的步骤。
，该对话框显示用向导新建工程所需的步骤。
在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。
在Location 栏中选择想要存放的工程位置，如“E:“E:\code\Xilinx\\code\Xilinx\\code\Xilinx\test”test”。
顶层语言选项栏中选择“HDL”语言。
设置向导最终设置效果如图F2所示所示F2路径信息设置表路径信息设置表点击“Next”，进入芯片型号选择界面。
进入芯片型号选择界面。
在本界面中，在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。
所示。
F3芯片信息选择表芯片信息选择表点击“Next Next””，出现如图F4所示工程信息汇总表格。
所示工程信息汇总表格。
F4工程信息汇总表工程信息汇总表点击“Finish”完成设置。
完成设置。
2新建V erilog文件在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。
对话框。
F5在File name栏中键入verilog文件的名称，如“test”。
F6Next””，在本界面中将设置加法器的输入输出引脚数量，如图F1所示点击“Next的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，所示。
因此设置结果如图F7所示。
F7点击“Next”，出现V erilog 新建信息汇总表。
关于Xilinx ISE简单使用方法介绍
output [7:0] y_out,
);
assign y_out = flag ? x_in : 8'b00000000;
endmodule
3.程序语法检查
如下图所示：
或者：
4.创建测试文件（功能仿真数据的建立）
ProjectNew Source。如输入文件名：Two2One_tf(*.v)。
关于Xilinx ISE(14.2)简单使用方法介绍
安装ISE软件基本上是一路点击鼠标就是，但必须安装注册表文件，可在网上查找，可能是一个生成注册表文件或注册表文件（license）。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。（系统差不多占20GB硬盘）
1.创建工程文件（New Projiect）
将运行另外一个程序产生仿真波形图，如下图所示：
详细波形图：
6.管脚适配（为下载做准备）
先创建*.UCF文件
弹出窗口，点击Yes，创建.UCF文件
之后，系统会启动管脚配置程序，然后设计人员根据情况配置管脚，下图为BASYS2板管脚情况，所示：
适配后：
配置好管脚后保存好文件。
7.综合与实现
管脚分配完成之后，必须进行布局布线，如下图所示：
FileNew Projiect。如输入文件名：Two2One。
设置一些参数，如下图所示：（注意：使用的是BASYS2板）
在上图点击Next键，弹出如下窗口，设置一些参数，如下图所示：（注意：使用的是BASYS2板）
2.创建资源文件（New Source）
ProjectNew Source。如输入文件名：One2Two。
选择，如Verilog Test Fxiture，建立用于测试以上资源文件（电路）用的数据文件。建立不同时间段的输入数据，用于产生相应时段的输出波形。
XIlinx公司ISE软件使用中文说明
十分钟学会ISE声明本系列文档、软件的版权为Digital Power Studio工作组所有。
Digital Power Studio工作组保留所有权利。
欢迎转载，但请保留这段版权声明；请勿用于商业用途。
Copyright (c) 2004, Digital Power Studio. All rights reserved.HistoryRevision Date Issuer NotesRelease1.0 Mar 3, 2005 Badfish First目录概述 (4)实验目的 (4)软件准备 (5)流程介绍 (5)新建项目： (5)编写和导入代码文件 (8)调用Modsim进行仿真 (11)约束文件 (13)综合与实现 (15)下载 (16)十分钟学会ISE 概述这个文档主要帮助大家熟悉利用ISE进行Xilinx公司FPGA代码开发的基本流程。
主要是帮助初学者了解和初步掌握ISE的使用，不需要FPGA的开发基础，所以对每个步骤并不进行深入的讨论。
本文介绍的内容从新建project一直到下载到硬件观察现象为止，涵盖整个开发过程。
考虑到我们的开发一般以Verilog HDL或VHDL为主，在本文中未介绍原理图输入工具和IP核使用工具等。
这同时是出于为了使文章脉络更清晰，让大家更快地学会ISE的考虑。
关于这些专用工具，可以参看HELP或者其他文档。
为了有个更直观的理解，我们需要一个实验平台，在本文中，采用的是Digital Power Studio工作组FPGA SPARK1.1综合开发平台的Xilinx标准型开发系统。
如图1所示（图中为Altera子板，只需改成Xilinx的即可）。
在该开发系统中，所采用的芯片是SPARTAN II系列的XC2S200。
可以参看/solution/fpgaspark.htm中对该系统的介绍。
图1 FPGA SPARK1.1 外观图实验目的在如上系统中右边有一个128×64带背光的点阵型液晶。
ISE使用指南完整版
第4章ISE开发环境使用指南第1节ISE套件的介绍与安装4.1.1 ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。
Xilinx的开发工具也在不断地升级，由早期的Foundation 系列逐步发展到目前的ISE 9.1i系列，集成了FPGA开发需要的所有功能，其主要特点有：•包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境；•全面支持Virtex-5系列器件（业界首款65nm FPGA）；•集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈；•可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。
Foundation Series ISE具有界面友好、操作简单的特点，再加上Xilinx的FPGA芯片占有很大的市场，使其成为非常通用的FPGA工具软件。
ISE作为高效的EDA设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台。
4.1.2 ISE功能简介ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。
•设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（The ISE Text Editor），用于原理图编辑的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。
•综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。
ISE软件使用说明
说明这个说明主要介绍了使用开发板可能使用到的3个工具，主要以串口功能的实现作为例子，讲述了ISE, Plantform和EDK的使用方法以及操作的基本流程。
ISE的使用一．启动Xilinx ISE:开始Æ所有程序ÆXilinx ISE 7.1iÆProject Navigator二．新建/打开一个工程：如果已经有了工程，则在FileÆOpen Project弹出的对话框里面选择你的工程。
如果没有合适的工程就需要通过FileÆNew Project来新建一个工程。
具体操作步骤如下：分别在Project Name和Project Location里面填写您想要创建的工程的名称和路径。
在Top-Level Module Type的下拉菜单里面选择您的工程的顶层模块的类型。
本次串口通信的实验的顶层为原理图，所以选择Schematic。
然后点击下一步：在这个对话框的上半部分选择您使用的芯片的族（Spartan3），型号（xc3s400），封装（pq208）和速度（-4）。
下面选择您要使用编译和综合的软件，建议使用ISE自带的软件，一是使用简便，二是Xilinx公司对自己的FPGA了解程度比第三方要高很多，所以使用Xilinx公司自己的软件有的时候会获得意想不到的收获。
具体参数选择如图，然后单击下一步：在这个对话框里面新建工程里面的文件，这步也可以放到后面来实现，这里我们先选择下一步：这一步用来添加已经存在的文件，同样，我们在后面实现这步。
点击下一步：在最后这个对话框里面显示了我们即将建立的工程的详细信息，确认无误以后点击完成，ISE将为您创建一个名字为uart_test的工程：三．为刚创建的工程添加源文件：1．添加已经存在的源文件：选中屏幕右上的xc3s400-4pq208，单击ProjectÆAdd Source，在弹出的对话框里面选择您已经存在的程序文件（.v .vhd）。
ISE使用指导
ISE的使用说明启动桌面上名为Project Navigator的ISE软件图标，进入ISE开发系统如图所示。
在上拉菜单file栏打开，单击New project选项，开始新建一项工程。
如果想打开已有的ISE工程文件（文件格式为*.npl）,则单击open project选项。
下面我们将以一个包括了24进制和60进制计数器的复合计数器的VHDL程序为例，来说明ISE的具体使用。
首先单击New project选项，出现如图所示对话框：在Project name一栏填上工程文件名，我们在此工程名命名为counter，放在目录F:\teacher_li 下。
下一步，进行可编程器件型号的选择以及设计流程的设置。
在器件型号栏有Device family ，Device （型号），封装，speed grade，可以根据实验平台所用的可编程逻辑器件分别设置相应选项。
对话框下半部分是对设计语言和综合仿真工具的选择。
然后下一步，采用默认设置，完成了New Project Information的设置。
如图所示：单击“完成”按钮，进入到如下对话框：在Source in Project一栏，选择菜单Module View选项，在工程名counter的图标位置单击右键，出现如下对话框。
New Project ：新建一项文件，单击ew Project图标，出现的对话框包括了以下选项：新建IP核，电路设计，状态机，新建测试波形，用户文档，V erilog编写文件，V erilog测试文件，VHDL库，VHDL编写文件，VHDL包，VHDL测试平台。
Add Source ：添加一项已经存在的文件。
本例中，首先选择VHDL Module项，我们file name命名为count。
下一步，进行管脚信号名称，位数和方向的设置。
如下所示：设置好相关管脚后，下一步：单击“完成”。
上面对话框就是VHDL Module的编写界面，我们在此文档编写了如下的VHDL代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity count isPort ( reset: in std_logic;flag : in std_logic;clk: in std_logic;counter:out std_logic_vector(5 downto 0));end count;architecture Behavioral of count issignal count:std_logic_vector(5 downto 0);signal flag1:std_logic;begincounter<=count;process(reset,clk)beginif reset='1' thencount<="000000";flag1<='0';elsif clk'event and clk='1' thenflag1<=flag;--flag状态切换时，将计数器清零；if (flag='0' and flag1='1') or (flag='1' and flag1='0') thencount<="000000";elsif flag='0' and flag1='0' then -- flag='0' ,则进行24进制计数if count<23 thencount<=count+1;elsif count>=23 thencount<="000000";end if;elsif flag='1' and flag1='1' then -- flag='1' , 则进行60进制计数if count<59 thencount<=count+1;elsif count>=59 thencount<="000000";end if;end if;end if;end process;end Behavioral;在界面的Processes for Source一栏，是一系列综合工具。
xilinx ise 软件使用方法
双击【 Finish】
选择后缀为bit的文件，单击【 Open】
单击
单击【 Bypass 】
完成下载
1、光标移至该图 标，单击右键
2、单击 Program
单击【 Ok】
下载成功。在开发板上观察结果。
ISE软件使用
• 设计流程 • 新建项目 • 综合 • 仿真
• 设计实现
设计流程
文本编辑器、图形编辑器
VHDL仿真器 （行为仿真、 功能仿真、 时序仿真）
VHDL综合器
网表文件 （EDIF、XNL、 VHDL…) 门级仿真器
（逻辑综合、优化）
FPGA/CPLD布线/适配器 （自动优化、布局、布线、适配）
在测试文件的 tb 进程中对输入信号进行赋值
如下图，在Source for 中选择【Behavioral
Simulation】
如下图，在Processes 窗口中双击【Simulate Behavioral Model】
按下图选择【Add】【Wave】【Signal in Design】，添加 需要观察的信号。如不需观察中间信号，此步骤可省略。
在文本编辑器中输入源文件
综合
在Source窗口中选中需要处理的源文件，在Process窗口 中双击Synthesize-XST。
仿真
如下图，单击【 Create New Source】， 选择源文件类型【 VHDL Test Bench 】,填写源文件名称、路径 然后单击【Next】
如下图，选择与仿真测试文件所对应的源文件，然后单击 【Next】
按下图选择【Run All】， 【Zoom out】 【Zoom mode】、
并删除多余信号。如不需观察中间信号，此步骤可省略
ISE使用教程
35
5击单击下一步示例添加新建文件6击添加新建源文件单击下一步后面添加示例添加已有源文件7击添加已有源文件单击下一步后面添加示例工程信息总结8工程信息总结若有错误单击上一步修改无错误单击修改无错误单击完成示例新建后工程9示例10器件名上右击出现添加菜单件添加源文件
ISE 教程
电子科技大学 211大楼 - 503教研室 2013 – 10 - 25
27
示例
跳线说明
单片机 液晶接口 蜂鸣器 MCU串口 FPGA串口
鼠标
电源 开关
VGA 8段数码管
电源 矩阵开关 复位 外扩IO S1 FPGA S2 JTAG Key2 Key1 拨动开关 LED
S1短接：短接M1组、M2组
S2短接：PIN3和PIN5，PIN4和PIN6
28
示例
烧录FPGA
双击桌面“iMPACT”
10
示例
复制添加源文件
选择已用Modelsim仿真的源文件，选中后单 击“打开”
11
示例
复制添加源文件
选择“VHDL Design File” 勾选“Apply to all .vhd files” 单击“OK”
12
示例
编辑代码
双击 “*.vhd”, 查看、编辑设计代码
13
示例
综合
单击选中设计顶层文件 “*.vhd”
14
示例
综合
双击“Synthesize XST”
15
示例
综合
综合成功 双击 “View RTL Schematic”
16
示例
综合
17
示例
引脚约束
单击“Module File”，回到设计窗 口
ISE Design Suite 14.4 新手入门自制操作手册(中文版)
21.
Implementation & Simulation 差別
22. Halfadder_vtf 編寫內容
23. 開 始 做 模 擬
24. 發現波形不能表達半加器邏輯
沒有出現波型
25. 修改 Input A,B 變化
25. 模擬波形 記得 Zoom To Full
修改 Input A，B後 波形出現了
9. 專案下建立New source
(1)選擇 Verilog Module (2)輸入名稱
10. 定義模組接腳
11. 新建source概要
12. New Source 建立完成
13. 編寫範例半加器並存檔
14.
Manual Compile Order 選擇性
15.
在 Verilo现方式做保护处理对用户上传分享的文档内容本身不做任何修改或编辑并不能对任何下载内容负责
ISE Design Suite 14.4 設計平台
使用介
紹
1. xilinx版本
ISE Design Suite 14.4 設計平台
2. 平台起始畫面
3. 建立專案
16.在Halfadder
Module加入New source
17.選擇 Verilog Test Ficture 的 Source type
18. 選擇 Source 連結性
19. Verilog
Test Fixture Source概要
20.
Verilog Test Fixture Source 完成後
點 File New Project 並為專案命名
4. Simulator選擇
模擬器選擇 Isim 內建模擬器
Xilinx_ISE操作示例
全文只有此3个告警信 息 ， 更 无 “ errors” 信息。否则，需根 据信息内容回到前 面文件中纠正错误。
五．实现
在Processes小窗口中 下拉选项，找到并双 击“Implement Design”。等待程序 运行完毕。 运行结果正确后， Processes小窗口的 “Implement Design”项目中显 示如右图结果（绿 圈勾）：
４.选择原理 图输入 ５.点击
３.点击
选择器件型号和工具软件
１ . 选择器件型号与圈 内的3项完全一致
２.选择工具软件与圈内 的4项完全一致
３.点击
建立新的源文件
点击
敲入文件名，选择原理图
2. 选择原理 图选项
1. 键 入 新 的 原 理图文件名
３.点击
完成
点击
接下来两个弹出窗口连续单击“Next” ，第三个弹出窗口单击“Finish”
节点命名 k1 f2 注：5处红色的节 点都需命名
f1 k2 cp
节点命名后电路如下图。再选择“Add I/O Marker”图标，添加输入/输出盘：点击图标后 依次移动光标到节点名处，单击鼠标左键。
添加输入/输出盘
完成后电路如下图，保存电路图。
保存电路图
二.
功能仿真
按下图选项顺序操作：
2.单击 3.单击 4. 空 白 处 单 击 鼠标右键 1.单击
双击
运行结束后弹出功能仿真结果窗口如下图。
0 0
1 0
0 1
1 1
0 0
0bit
1bit
2bit
3bit
0bit
三．编写约束文件
在Sources小窗口的空白处单击鼠标右键，在弹出的 对话框中选择“New Source”后，再次弹出对话框 如下图，按图示顺序操作：
ISE软件使用说明
使用的FPGA的种类
Device
使用的FPGA的型号
Package
使用的FPGA的封装
Speed Grade
使用的FPGA的速度
Top-Level Module Type
顶层模块类型
Synthesis Tool
综合工具
Simulator
仿真工具
Generated Simulation Language
wire
led5;
wire
Hale Waihona Puke led6;wire
led7;
wire [3 :0] sw; reg [7 :0] led;
assign sw ={sw0,sw1,sw2,sw3}; assign {led0,led1,led2,led3,led4,led5,led6,led7}=led;
always @ ( posedge clk or negedge rst) begin if(!rst) led<='b0; else case ( sw ) 4'b0001: led <= 8'b0000_0001; 4'b0010: led <= 8'b0000_0010; 4'b0100: led <= 8'b0000_0100; 4'b1000: led <= 8'b0000_1000; 4'b0011: led <= 8'b0001_0000; 4'b0110: led <= 8'b0010_0000; 4'b1100: led <= 8'b0100_0000; 4'b1001: led <= 8'b1000_0000; default: led <= 8'b0000_0000; endcase end
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Xilinx ISE使用入门手册1发布日期：2009-3-613:06:10文章来源：搜电浏览次数：29401、ISE的安装现以ISE5.2i为例介绍Xilinx ISE Series的安装过程。
1）系统配置要求ISE5.2i推荐的系统配置与设计时选用的芯片有关。
因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。
为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。
在ISE5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。
2）ISE5.2i的安装以中文版Windows XP操作系统为例加以说明。
（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。
图4.25ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。
之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。
图4.26器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。
图4.27器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。
安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。
图4.28环境变量设置操作图3）安装第三方软件在PC上安装完ISE之后，还需要安装第三方仿真软件，如ModelSim等。
2ISE工程设计流程下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。
图4.29说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。
图4.29ISE的工程设计流程1）图形或文本输入(Design Entry)图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。
常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。
原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。
这种方法的优点是直观、便于理解、元件库资源丰富。
但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。
更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。
故在ISE软件中一般不利用此种方法。
为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。
它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。
波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE软件就能自动地根据响应关系进行设计；而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。
其中ISE工具包中的StateCAD就能完成状态机输入的功能。
但是需要指出的是，后两种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。
2）综合（Synthesis）综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。
一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD 基本结构相对应的网表文件，即构成对应的映射关系。
在Xilinx ISE中，综合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/Express，Exemplar Logic公司的LeonardoSpectrum和Xilinx ISE 中的XST等，它们是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。
3）实现(Implementation)实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。
Xilinx ISE的实现过程分为：翻译（Translate）、映射（Map）、布局布线（Place&Route）等3个步骤。
ISE集成的实现工具主要有约束编辑器（Constraints Editor）、引脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、FPGA底层编辑器（FGPA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。
4）验证（Verification）验证(Verification)包含综合后仿真和功能仿真（Simulation）等。
功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。
综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器件的特性进行，能精确给出输入与输出之间的信号延时数据。
ISE可结合第三方软件进行仿真，常用的工具如Model Tech公司的仿真工具ModelSim和测试激励生成器HDL Bencher，Synopsys公司的VCS等。
通过仿真能及时发现设计中的错误，加快设计中的错误，加快设计进度，提高设计的可靠性。
每个仿真步骤如果出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。
5）下载（Download）下载（Download）即编程（Program）设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上，进行在线调试或者说将生成的配置文件写入芯片中进行测试。
在ISE中对应的工具是iMPACT。
Xilinx ISE使用入门手册2发布日期：2009-3-613:12:39文章来源：搜电浏览次数：20613VHDL设计操作指南首先进入ISE工程管理器（Project Navigator）界面，如图4.30所示。
Project Navigator 是ISE所用集成工具的连接纽带，通过使用Project Navigator，设计者可以创建、组织和管理自己的设计。
图4.30ISE工程管理器界面ISE提供了许多示例工程，这些工程都存放在ISE文件当中，可以通过File->Open Example来打开。
ISE为我们提供了一个很有特色的工具，那就是语言辅助模板（Language Templates）。
点击Edit->Language Templates，可以调用语言辅助模板，其界面如图4.31所示。
图4.31ISE语言辅助模板示意图在语言模板中存放了很多HDL语言的通用语法结构和使用范例，特别是许多根据Xilinx 器件IP核与硬件原语编写的实例化程序。
使用语言模板，可以方便地把这些语法结构和范例插入到设计者自己的代码文件中，大大方便了程序的编写，提高了工作效率。
语言模板按照ABEL、COREGEN、UCF、Verilog和VHDL的顺序存放在模板视窗中。
其中COREGEN 的UCF是ISE5.x新增辅助模板。
COREGEN模板由两个目录组成，分别存放当前工程中生成的IP核的Verilog和VHDL实例化文件，基内容与IP核生成器生成IP核时自动生成的实例化文件（.veo，.vho）相同。
UCF模板也分成两个目录，依次存放CPLD和FPGA 的用户约束文件（.ucf）的约束范例。
这个模板使手工编辑UCF文件更加容易。
ABEL、Verilog和VHDL三大语言模板大致可以分为下列4个项目:（1）器件例化（Component Instantiation）：该模板仅存在于Verilog和VHDL中，给出了块RAM（Block RAM）、数字时钟延迟锁相环（Clock DLL）、数字时钟管理单元（DCM）、分布式RAM/ROM（Distributed RAM/ROM）、全局时钟缓冲（Global Clock Buffer）、查找表（LUT）、基于查找表的移位寄存组（SRLUT）、I/O器件、乘法器和选择器（MUX）等器件模块的实例化范例。
（2）语法模板（Language Templates）：该模板给出了基本语法规则和应用范例。
（3）综合模板（Synthesis Templates）：该模板给出了可综合实现的一些基本单元模块的范例，如乘法器、计数器和触发器等。
（4）用户模板（User Templates）：该模板存放用户自己创建的特定结构，是语言模板的功能扩展。
4ISE综合使用实例在NBA篮球比赛中有一个24秒进攻规则，即从获取球权到投篮击中篮板、篮框、命中或投篮被侵犯，其有效时间合计不能超过24秒，否则被判违例，将失去球权。
在此过程中，设置24秒、启动倒计时、暂停倒计时或者中途终止24秒（即球权归对方）均由裁判控制。
本实例就是设计一个用于篮球比赛的24秒倒计时器，并且为了模拟现场比赛情况，系统中设置了24秒预设键K1、倒计时启动键K2和倒计时暂停键K3，并将计时精度设置为0.1秒。
各按键具体功能如下：K1键按下，LED灯显示24秒；K2键按下，倒计时；K3键按下，计时停止。
1）新建一个工程（Project）选择File/New Project命令，在图4.32所示对话框中输入工程名和工程目录，并设置器件参数。