ISE12.4教程

0 前言

一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。

图1 FPGA设计流程

目前赛灵思公司FPGA设计软件的最新版本是ISE 13，由于笔者暂未用到该版本，本文中以ISE 12.4为例。

ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro 和以下工具：

图2 ISE软件包中部分工具

做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED 灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基本流程。

1 创建工程

（1）在桌面快捷方式或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools中打开ISE Project Navigator。

（2）单击File→New Project...出现下图所示对话框。

图3 新建工程对话框

在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。

（3）单击Next >进入下一步，弹出下图所示对话框。

图4 工程参数设置对话框

这里主要设置FPGA器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默认即可。

器件大类（Product Category）中有ALL、民用级General Purpose、工业级Automotive、军用级Military/Hi-Reliability、航空防辐射级Radiation Tolerant五个选项，这里选择默认的ALL。

芯片型号选择笔者最近用到的spartan6 XC6SLX45T，封装FGG484，速度等级-2（数值越大，速度越快）。

综合工具选择ISE自带的XST，仿真工具也选择ISE自带的ISim。这里综合工具和仿真工具都可以选择第三方的工具，如常用的SynplifyPro和Modelsim。

（4）单击Next >按钮，然后单击Finish完成新工程的创建。

图5 新建工程概要

该窗口会显示新建工程的概要，核对无误后点击Finish完成工程创建。

3 功能仿真

（1）加入仿真激励源，也就是testbench，这里选择用verilog HDL编写。在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择Verilog Test Fixture。

图9 源代码仿真关联选择界面

在该界面选择关联上test1源代码，这样关联之后生成出来的测试文件中会自动加入对源文件的例化代码，然后单击Next >，在弹出的报告界面确认信息无误后点击Finish。

在自动弹出的代码编辑界面输入以下测试激励代码，保存。

（2）行为级仿真。在主窗口左侧的Design窗口中选择Simulation→下拉栏中选行为级Behavioral→选中仿真激励文件→在Processes窗口就会出现ISim仿真软件了，第一个功能是行为级语法检查，在编写完testbench之后可以用于排查语法错误。双击第二个选项Simulate Behavior Model即可启动行为级仿真了。

图10 启动行为级仿真

（3）使用Sim仿真设计时序。

图11 ISim仿真界面

界面打开之后默认只跑1us，由于计数器计数较长，需要多运行一会才能看到led信号

的跳变。点击操作栏上的按钮让它多运行一会就可以了，暂停时点击按钮。另外可将Objects窗口中的信号通过右键选择加入到仿真窗口中以方便观测。

4 综合

（1）将Design窗口中的View项切换为Implementation，然后选中顶层文件，在下面的Processes窗口中就会出现综合实现的工具选项。这里双击Synthesize –XST就开始运行综合了。

图12 综合

综合过程中出现的各种警告或是错误报告会出现在Console窗口中，综合完成后状态显

示为，双击Errors and Warnings中的就可以打开综合报告。

双击View RTL Schematic，打开设计综合后的RTL级视图。双击后会弹出下图所示的对话框，第一个是打开一个窗口文件管理向导，第二个是直接进入顶层设计的浏览。默认为第二个，点击OK。

图13 设置RTL查看设置

下图就是打开后能看到的顶层模块视图。可以看到最外层的输入和输出接口，一般复杂一点的设计就可以同过顶层视图来确定个模块之间的端口是否正确连接。

图14 顶层模块

双击顶层模块就可进入与之相应的模块内部RTL视图，在RTL级视图里，可以清楚地看到每一条语句是被综合工具综合成了什么逻辑器件。核对一下是否是自己预想的逻辑电路。

图15 RTL级视图

综合工具中还有一个View Technology Schematic选项，工艺级视图，比RTL级电路更详细，更接近综合后在芯片中要形成的实际电路和资源使用情况。可以看到各个逻辑部件内部的寄存器和门电路。

图16 工艺级视图

5 时序仿真

在主窗口左侧的Design窗口中选择Simulation→下拉栏中选Post-Translate→选中仿真激励文件→在Processes窗口就会出现ISim仿真软件了，双击Simulate Post-Translate Model即可启动时序仿真。