简单组合逻辑电路的设计实验报告

终通过真值表得出逻辑表达式，得出电路； 我选择了第二种方案。 方案如下： 以全加器为蓝本，设计电路： 各项表达式如下： 设 K1、K2 为电平开关的取值。则
C1 K2
B0 B0 K2
B1 B1 K2
D0 S0 K1 C0 K1 D1 (C0 K1 ) (S1 (S0 (C1 K1 K2 ) K2 )) (C0 S1S0 ) K1 D2 (S0 S1 K1 ) (C1 (C0 (( K1 K2 ) K1 K2 )) (C0 S1 S0 ) K1
2 3 0 1 2 3 0 1 2 3 0 1 2 3
2 3 1 2 3 4 2 3 4 5 3 4 5 6
实际结果与仿真结果相同，所以设计正确。
2、两位 2 进制减法运算电路： 用补码和借位信息显示差值用数码管显示计算结果。 要求显示出 （1~3）-（1~3）的结果 电路设计： 用补码来表示负数，减法就变成了加法，所以减法器就可以用加法器 来实现。相加结果的最高位有进位，则表示结果非负，即没有借位；
01 00 01 10 10 01 00 01 11 10 01 00
实际结果与仿真结果相同，故设计正确。
4、可控加、减、乘法运算器： 电路设计： 主要有两种解决思路： （1） 分别设计出一个全加器、 一个加法器和一个乘法器作为 子电路，将两个电平开关作为使能开关，三个子电路 的工作情况； （2） 以全加器为基础，通过逻辑运算，将各个运算中的信号 与电平开关提供的 1、0 结合，做到取反等操作；最
可以证明， （n+1）位除法器需要 (n 1)2 个 DU。其中，输入有一 位符号位。因此，需要对题目中的 “四位除法器”进行定义： 第一种， 算上符号位共 4 位；第二种，4 位无符号整数。 假如是第二种定义，则实际上是“4+1”位除法器，需要 5×5 个 DU， 而第一种需要 4×4 个 DU。 由于结构相同， 我以第一种为例。 首先演示所设计除法器的运算过程，下面举几个例子： 7÷7=1……0：
由此可见，仿真符合预期。在实验时，我照前图接线，发现结果与仿 真时完全相同，证明一位全加器设计正确。 二位全加器只须将两个一位全加器级联即可，逻辑电路图如下：
仿真结果举例如下： 0+0：
0+1：
2+1:
3+3：
实际实验结果如下： IN1 0 0 IN2 0 1 OUT 0 1
0 0 1 1 1 1 2 2 2 2 3 3 3 3
设计电路如下：
仿真结果举例如下： 3-1：
1-3：
2-3：
1-1：
实验结果如下： IN1 0 0 0 0 IN2 0 1 2 3 OUT1 0 1 1 1 OUT2/3 00 01 10 11
1 1 1 1 2 2 2 2 3 3 3 3
0 1 2 3 0 1 2 3 0 1 2 3
0 0 1 1 0 0 0 1 0 0 0 0
实验日期： 2009/11/25
实验室： 229
座位号：4
清华大学电子工程系 电子技术实验报告
数字实验二：简单组合逻辑电路的设计
班级：无 86 姓名：戴扬 学号： 2008011191 实验日期： 2009/11/25 交报告日期 : 2009/12/4
一、实验目的 （1） 理解用中小规模集成电路组成组合逻辑电路的分析与设计方 法； （2） 通过全加运算电路和全减运算电路的设计熟悉原码、反码、补 码的概念。及用补码实现减法运算的方法
三、实验原理 参见《电子电路实验》第 121~123 页；
四、实验内容 必做内容： 全加运算电路： 用数码管显示计算结果。要求显示出（1~3）+（1~3）的结果； 选做内容一：
两位 2 进制减法运算电路： 用补码和借位信息显示差值用数码管显示计算结果。 要求显示出 （1~3）-（1~3）的结果； 选做内容二： 两位二进制减法运算电路： 用原码和正负号显示差值的。用数码管显示计算结果。 要求显示出 （1~3）-（1~3）的结果； 研究内容： 可控加、减、乘法运算器： 用给定的异或门、其他门电路及两个电平开关（ S1 、 S 2 ）设计一 个电路，实现如下电路，实现如下功能：当两个电平开关 S1 、 S 2 接通 低电平时，电路实现两个两位二进制数相加（C=A+B） 。当 S1 接通低 电平， S 2 接通高电平时，电路实现两个二进制数相减（C=A-B） ，且 当 A≥B 时， 数码管显示出相减的数值， 当 A<B 时显示出负号及用原 码表示的差值。当 S1 接通高电平时，电路实现两个两位二进制数的相 乘（C=A×B） ；
二、实验任务 （1） 用给定的小规模数字集成电路，设计并安装一个两位全加电 路，实现 C=A+B 的运算（A 和 B 分别为 0~3 的数） ，并用 数码管显示运算结果； （2） 用给定的小规模数字集成电路， 设计并安装一个两位减法运算 电路，实现 C=A-B 的运算（A 和 B 分别为 0~3 的数） ，并 用数码管显示运算结果；
An Bn
00 0 0 01 0 1 11 1 1 10 0 1
由卡诺图可得逻辑表达式：
Sn An Bn Cn 1 Cn An Bn Cn 1 ( An Bn )
由逻辑表达式可得逻辑电路图： （ Cn1 默认接 GND）
仿真结果如下： 0+0：
1+0：
0+1：
1+1：
D3 ( A1 A0 B1B0 ) K1
仿真电路图如下：
仿真结果如下： 加法器：K1=0，K2=0； 1+3：
2+3：
减法器：K1=0，K2=1； 3-1：
2-3：
乘法器：K1=1，K2=1； 1×3：
从结果可以看出，设计正确。
七、实验分析与总结 1、 在实验中所遇到的故障和问题以及解决方法： 在实验时出现了结果不正确的现象。必须花大量时间检查。检 查的一般方法是，从输入端开始，一级一级的检查。我的经验 是， 在连线的时候使用线的颜色就可以类似的功能用同样的线； 另外， 记住芯片的输入输出顺序， 除了或非门 74LS02 是右输 入左输出外，比较常用的门都是左输入右输出。 2、 加法电路、减法运算电路设计方法总结 设计加法电路中,首先通过真值表与卡诺图，根据元件情况,得到 合适的逻辑表达式。通过逻辑表达式设计出正确的半加器。 得到半加器之后,将半加器作为模块，通过正确级联,就可以得到 全加器。 得出全加器之后，通过原码，补码的转化规则，可以把以补码显
反之则为负。用数码管显示借位，显示 1 表示结果为负数，各数码管 的数值（1 或 0）显示为补码表示的差值；显示 0 表示结果为正数， 各数码管显示为原码表示的差值。 电路实现上，用反相器减数的各位分别求反，再将最低位的进位置为 1，故输入加法器的是减数的补码。最高位的进位通过一个倒相器接 符号位数码管。 设计电路如下： （ Cn1 默认接管脚要确保有效地插入面包板上， 不要让管脚窝在 集成电路下面构成漏接； （2） 对于 TTL（74LS 系列等）电路来说，输入端开路可认为是输 入高电平，但抗干扰能力差，为保证电路工作稳定，输入端
尽量要接入一固定的逻 辑电平，尤其是 使能端。而对于 CMOS 电路， （如 74HC 系列及 4000 系列）输入端不能悬 空； （3） 接插电路时要认真检查，不要有短路和漏接，尤其要注意电源 线和地线不要漏接； （4） 要学会用万用表查错，首先要检查电源和地（集成电路管脚 处） ，如当一个与非门的输入信号正确，而输出不对时，在 电源和地线都正确的前提下，若输出为低电平，就要检查集 成电路输入管脚是否有信号， 因为这经常是由于输入端开路 （接线接触不良）引起的，此时输入管脚直流电压值为约 1.2V；若输出为高电平，往往是由于输入端误接地引起的。 如果输入及输出电压同时为 2V 左右的直流电压，有可能是 因为输入端和输出端短路引起的；
示的减法器，通过对输入输出的简单取反,得到减法器。 在设计原码显示的减法器中， 由于我们已经得到了补码的减法器, 所以只需要设计把补码转换为原码的电路即可。同样,可以通过真值 表和卡诺图实现。实现中应注意无关项的应用以简化电路。 八、思考题解答 1、 设计一个四位二进制除法运算电路 .A 为被除数 ,B 为除数,C 为商,D 为余数.画出具体逻辑图或框图,描述工作原理. 答：首先想到本次试验中使用的全加器以及衍生出来的补码减法器， 想到手工做竖式除法时，每一步都需要做减法，因此，可用实验中的 思路将减法变为补码加法，即可使用全加器。在每一位除法时，如果 不够减去减数，则符号位为 1，且没有进位，此时本位商得 0；如果 够减，则符号位为 0，且有进位，此时本位商得 1。 在实现方法上，使用了多个除法处理单元 DU，每一个的作用是 在每位进行补码加法，再通过上一位商控制下一位的补码运算。 除法处理单元结构如下图：
六、实验数据记录及处理 以下所示实验均使用 Multisim10 进行了仿真。在仿真时使用了单 刀双掷开关分别将两端介入 Vcc 和 GND，等效成电平开关。数码管 使用了与试验箱上相同的 4 输入译码的数码管。 1、全加运算电路： 用数码管显示计算结果。要求显示出（1~3）+（1~3）结果； 电路设计： 首先设计一位全加器：
5÷3=1……2：
2
2÷4=0……2：
可得除法器原理图如下：
仿真电路图如下：
仿真结果如下：
7÷7：
5÷3：
2÷4：
由结果知，电路设计正确。
2、 设计具有五用户的呼叫系统. 要求： 用 5 个开关的输出分别模 拟用户的呼出信号，优先级按用户编码依次递减，即 1 号用户 优先级最高，5 号用户优先级最低。用数码管显示呼叫用户的 编码，无用户呼叫时全显示 0。同时有几个用户呼叫时，显示 优先极最高的用户编码。用蜂鸣器声响提示有用户呼叫。 答 ： 设 五 个 用 户 输 入 分 别 为 A4A3A2A1A0 ， 系 统 输 出 分 别 为 D2D1D0。列出真值表如下：