EDA 第二章 VHDL语言应用基础1(基本结构、数据类型)

• 实际上，对VHDL而言，大写小写都一 视同仁，不加区分。只是为了阅读方便， 我们常常做一些区分。
（1）The name of the entity
• 实体名实际上是器件名，最好根据相应的电路 功能确定。如4位2进制计数器用counter4b；8 位加法器用add8b；3/8译码器用ym_38。
EXAMPLE
ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( 关键字 clk, rst: IN std_logic; 类属参量IN std_logic_vector(width d: 端口定义 DOWNTO 0); q: OUT std_logic_vector(width DOWNTO 0); 黑盒 co: OUT std_logic); rst 端口模式 端口数 END black_box; d[7:0] 据类型

实体名必须以字母开头，不能以下划线结尾。 实体名必须与文件名相同，否则无法编译。
实体名不能用工具库中定义好的元件名。 实体名不能用中文，也不能用数字开头。
（2）GENERIC
类属表：用以将信息参数传递到实体。
类属表的一般格式为： GENERIC（常数名：数据类型[：=设定值] ……） GENERIC(awidth : INTEGER:=3; timex: time ); 其中：常数名由设计者确定；数据类型通常取 INTEGER或time等；在表中提供时间参数、 总线宽度等信息。
Quartus II 是Altera公司的综合性PLD开发软件， 支持原理图、VHDL、VerilogHDL以及AHDL等 多种设计输入形式，内嵌自有的综合器以及仿真 器，可以完成从设计输入到硬件配置的完整PLD 设计流程。
常见的HDL工具
• Synplify ： VHDL/VerilogHDL综 合软件。Synplicity公司出品。 Active HDL VHDL/VerilogHDL 仿真软件，简单易用。Aldec公司 出品 Modelsim ： VHDL/VerilogHDL 仿真软件，功能比ActiveHDL强 大，使用比ActiveHDL复杂。 Mentor公司出品。
• 1984: first version of the language defined, based on ADA (which in turn is based on PASCAL)
• 1987: revised version became IEEE standard 1076 • 1993: revised IEEE standard • VHDL有过两个标准： – IEEE Std 1076-1987 (called VHDL 1987) – IEEE Std 1076-1993 (called VHDL 1993) • more recently: VHDL-AMS: includes analog modeling
常见的HDL工具

Renoir 通过画框图来完成PLD/FPGA的系统设计， 可自动生成部分VHDL/VerilogHDL源代码文件， 亦可由VHDL/VerilogHDL源代码生成原理框图。 Renoir（输入），Leonardo.Spectrum（综合）和 Modelsim（仿真）构成了Mentor公司引以为豪的 VHDL/VerilogHDL完整开发系统：FPGA Advantage
第二章 VHDL语言应用基础
参考书目及网络资源
• 《VHDL硬件描述语言与数字逻辑电路设计》， 侯伯亨，西安电子科技大学出版社。 • 《VHDL与数字电路设计》卢毅 科学出版社 • 《Verilog HDL 硬件描述语言》清华大学出版社 • 《CPLD技术及应用》宋万杰等 西安电子科技 大学出版社 • 《可编程逻辑系统的VHDL设计技术》Kevin Skahill 东南大学出版社 • 《 ALTERA可编程器件及其应用》刘宝琴 清华大 学出版社 • 《Xinlinx数字系统现场集成技术》朱明程东南 大学出版社

(学术科学/电 路设计与调试版) /club/default.asp /2/default.asp?name=di ckhou

常见的HDL工具
• NC-Verilog/NC-VHDL：Cadence公司 出品，很好的Verilog/VHDL仿真工具， 其中NC-Verilog 的前身是著名的Verilog 仿真软件：Verilog-XL

StateCAD 状态机设计软件，通过画框图可自 动生成状态机的VHDL,VerilogHDL,或AHDL源 代码文件。对熟练掌握HDL的人，实用价值不 高 X-HDL: 可实现VHDL和Verilog语言的相互自动 转化
VERILOG
• VERILOG语言最早由GATEWAY设计自动化公 司于1981年提出,并提供相应的VERILOG仿真 器。1985年,仿真器增强版VERILOG-XL推出。 CADENCE公司于1989年收购GATEWAY公司,并 于1990年把VERILOG语言推向市场,而保留了 VERILOG-XL的所有权。1995年, VERILOG成 为IEEE 1364标准。
VHDL
• VHDL语言最初于1981年由美国国防部为解决所有电 子产品存档而提出的一种统一标准语言,1983年至 1985年,由IBM、TI等公司对VHDL进行细致开发,1987 年成为IEEE 1076‟87标准。1993年,修订版IEEE 1076‟93出台。随后,IEEE分别提出IEEE 1076 .3(可综 合标准)和IEEE 1076.4(ＶＩＴＡＬ标准),以解决可 综合VHDL描述在不同EDA厂商之间的移植问题,以及 ASIC/FPGA的门级库描述问题。
• VHDL for a 2-to-1 multiplexer
q d1 sel d0 sel
由上面的例子可以看出，实体说明是二选一器件 外部引脚的定义；而构造体则描述了二选一器件的逻 辑电路和逻辑关系。
一、VHDL的基本结构
LIBRARY IEEE;------------------IEEE库说明 USE IEEE.STD_Logic_1164.ALL; ----自定义元件库 ENTITY nand_2 IS ---------------定义一个实体 PORT( a, b: IN STD_LOGIC; --描述输入输出 y: OUT STD_LOGIC); ------信号 END nand_2; ARCHITECTURE rtl OF nand_2 IS BEGIN -------------结构体说明 y<=NOT(a AND b); END rtl;
（3）PORT
端口表：指明实体的输入、输出信号极其模式。 端口表的一般格式为： PORT（端口名：端口模式 数据类型…… ） 端口模式：共四种： IN（输入）、 OUT （输出）、 INOUT（双向端口） 、 BUFFER （输出并向内部反馈） 数据类型：VHDL作为一种强类型语言，必 须对数据对象（常量、变量、信号）规定取值 范围，即对传输或存储数据的类型作明确的界 定。
常见的HDL工具
• FPGA Express：
VHDL/VerilogHDL综合软件，简单易用，但 有人反映其对VerilogHDL的支持不够强, Synopsys公司出品。 VHDL/VerilogHDL综 合软件，Synopsys公司出品
FPGA CompilerII
Quartus ：
2. ENTITY DECLARATION
• 功能：描述设计模块的输入/输出信号或引脚，并给出
设计模块与外界的接口。实体类似一个“黑盒”，实体 描述了“黑盒”的输入输出口。
• 格式：
ENTITY 实体名 IS [GENERIC（类属表）；] [PORT（端口表）；] END [ENTITY] [实体名]
2.1 VHDL语言设计的基本单元及其构成
• A circuit or subcircuit described with VHDL code is called a design entity。 • The general structure of an entity has two main parts: the entity declaration, which specifies the input and output signals for the entity, and the architecture, which gives the circuit details .
• 一个完整的VHDL语言程序通常包含实体 (Entity)、构造体(Architecture)、配置 (Configuration)、包集合(Package)和库 (Library)5个部分。
• 实体用于描述所设计的系统的外部接口信号； • 构造体用于描述系统内部的结构和行为； • 包集合存放各设计模块都能共享的数据类型、 常数和子程序等； • 配置用于从库中选取所需单元、构造体、包集合和 配置。


PART 1
HDL



VHDL具有强大的行为描述能力，丰富的仿真语 句和库函数，对设计的描述也具有相对独立性 Verilog 最大特点就是易学易用，语法比较自由 ABEL一种早期的硬件描述语言支持逻辑电路的多 种表达形式，其中包括逻辑方程，真值表和状态 图。 AHDL(Altera HDL) 是ALTERA公司发明的HDL, 特点是非常易学易用，学过高级语言的人可以在 很短的时间（如几周）内掌握AHDL。它的缺点 是移植性不好，通常只用于ALTERA自己的开发 系统。
VHDL & VERILOG
就标准而言,两种语言并无优劣、先后可言。 至于设计者采用哪种语言,与设计者的习惯、喜 好以及目前EDA、FPGA行业的支持有关。由于 VHDL在系统设计方面的语法支持,各FPGA厂商对 VHDL语言的支持明显多于Verilog,这可从各厂 商所提供的设计开发包中得到明证。而Verilog 由于在门级描述上的优势,从而被众多的IC设计 人员所采用。