Quartus-II软件使用教程
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Start Analysis & Synthesis − Synthesizes & optimizes code
Design entry/RTL coding
- Behavioral or structural description of design
LE M512
M4K
I/O
RTL simulation
- Functional simulation (ModelSim®, Quartus II) - Verify logic model & data flow
Serial (EPCS) & enhanced (EPC)
© 2008 Cytech Technology Ltd., Co
2
QuartusII软件发布RoadMap
2006 Q4
6.1
2007
2008
Q1
Q2
Q3
Q4
Q1
Q2
Q3
Q4
7.0 7.1
7.2
8.0
8.1
Windows 2000
Windows XP (32-bit & 64-bit)
10
Quartus II 软件使用教程
建立工程
© 2008 Cytech Technology Ltd., Co
设计新工程使用New Project Wizard比较方便
File menu
选择工程的路径
工程名可以使用任何名字 ，建议使用和顶层设计名 相同的名字
顶层Entity名称，必须符合 TOP文件中定义的module 名称
21
QII7.1文本编辑器
独立/整合窗口切换
“Alt”键实现列操作的切 换
列对齐显示标记 行对齐显示标记
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插入代码模版
22
使用MegaWizard Plug-in Manager调用宏功能模块
Tools MegaWizard Plug-In Manager
Low-cost 90-nm FPGAs for PCI Express, Gigabit Ethernet,and Serial RapidIO up to 2.5 Gbps
Arria GX
CPLDs
MAX II, MAX 7000 & MAX 3000
Configuration devices
Quartus II 软件使用教程
编译
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Qusrtus II全编译流程
Constraints & Settings
Constraints & Settings
Design Files Analysis & Elaboration Synthesis
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27
Functional Netlist
Functional Simulation
Programming & Configuration files (.sof/.pof)
Post-Fit Simulation Files
(.vho/.vo)
Gate level simulation
- Timing simulation - Verify design will work in target technology
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PC board simulation & test
- Simulate board design - Program & test device on board - Use SignalTap II for debugging
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12
新工程使用现有工程的 设置
添加源文件（这一步骤可以跳过）
Add design files
• Graphic (.BDF, .GDF) • AHDL • VHDL • Verilog • EDIF • VQM
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用户设置
24
MegaWizard示例
默认
HDL 源文件 symbol文件(.bsf )
可选
器件声明文件 (.cmp) 例化模型文件(_int.v) 黑盒子文件(_bb.v) 示例波形 (.html)
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25
工具栏 工程工作区
信息显示窗
5
主要快捷键
Settings
Assignment Editor
Pin Planner
Execution controls
Chip Planner (Floorplan & Chip Editor)
Compilation report Programmer
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注意：不同的版本只能对约束做更改，如果更改原设计，则所有版本均会更 改。
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19
Quartus II 软件使用教程
设计输入
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新建一个设计文件
选择要创建的文件 类型
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15
EDA 工具设置
选择综合、仿真、时 序分析等第三方工具
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16
完成!
确认全部参数设置， 若无误则单击Finish 按钮，完成工程的创 建；若有误，可单击 Back按钮返回，重新 设置。
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64-Bit O/S – moving mainstream
Benefit access to more than 2 GB of memory
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4
Quartus II开发环境
资源管理窗 编辑状态 显示窗
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Quartus II 软件使用教程
Cytech-XA
Vincent Song
Q2 2008
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Programmable Logic Families
Structured ASIC
HardCopy® II & HardCopy Stratix
To open step by step compilation flow: 1. Tools Customize Toolbars 2. Select “Processing” Check Box
6
Agenda
设计流程概要 建立工程 设计输入 编译 综合 使用Synplify Pro做综合 布局布线 Assignment Editor 管脚分配 仿真
17
工程管理
工程打包
生成.qar文件
工程复制
Copy Project
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18
Archive Project
版本管理
通过菜单Project -> Revisions打开版本管理窗口，可以在原工程的基础上建 立多个版本，并且可以比较，方便设计。
High & medium density FPGAs
Stratix III, Stratix II & Stratix
Low-cost FPGAs
Cyclone III, Cyclone II & Cyclone
FPGAs w/ clock data recovery
StratBiblioteka Baidux II GX & Stratix
Design Compiler FPGA
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Place & route
- Map primitives to specific locations inside Target technology with reference to area & performance constraints
器件编程 时序约束 SignalTap II 逻辑分析仪
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7
Quartus II 软件使用教程
设计流程概要
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Typical PLD Design Flow
Design Specification
Fitter
Assembler
TimeQuest Timing Analysis
EDA Netlist Writer
*This is the typical flow. Other module executables will be added if additional software features are enabled.
- Specify routing resources to be used
9
Typical PLD Design Flow
tclk
Timing analysis
- Verify performance specifications were met
- Static timing analysis
Red Hat Enterprise 5
Sun
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3
从QII 6.1开始支持多核处理器和64位OS
Multi-processor cores now mainstream
Benefit faster compile times
语言和文件名
可以创建一个新的IP文件，也可以编 辑已有的IP文件，或者拷贝已创建的 文件。
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选择megafunction 或IP
23
MegaWizard示例
察看本机和互联网上帮助 文档
资源利用情况
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Gate-Level Simulation
Processing选项
Start Compilation − Performs full compilation
Start Analysis & Elaboration − Checks syntax & builds database only − Performs initial synthesis
Add user library pathnames
• User libraries • MegaCore®/AMPPSM libraries • Pre-compiled VHDL packages
13
如果跳过新建向导的Add File，可以在工程生产完毕之后， 在导航界面的File下点击“Device Design Files”，右键弹出 菜单选择“Add/Remove Files in Project”
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14
选择器件
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选择器件系列
Package可以选择器件的封 装，Pin count可以选择器 件的引脚数，Speed grade 可以选择器件的速度等级， 这些选项可以缩小可用器件 列表的范围，以便快速找到 需要的目标器件。
New
Windows Vista
2009 Q1
9.0
Windows
Linux
Red Hat Enterprise 3 (32 / 64 -bit) Red Hat Enterprise 4 (32 / 64-bit)
Suse Server 9 (32 / 64-bit) Solaris 8 / 9 (32-bit & 63-bit)
(no timing delays)
Synthesis
- Translate design into device specific primitives - Optimization to meet required area & performance constraints - Quartus II, Precision Synthesis, Synplify/Synplify Pro,
Design entry/RTL coding
- Behavioral or structural description of design
LE M512
M4K
I/O
RTL simulation
- Functional simulation (ModelSim®, Quartus II) - Verify logic model & data flow
Serial (EPCS) & enhanced (EPC)
© 2008 Cytech Technology Ltd., Co
2
QuartusII软件发布RoadMap
2006 Q4
6.1
2007
2008
Q1
Q2
Q3
Q4
Q1
Q2
Q3
Q4
7.0 7.1
7.2
8.0
8.1
Windows 2000
Windows XP (32-bit & 64-bit)
10
Quartus II 软件使用教程
建立工程
© 2008 Cytech Technology Ltd., Co
设计新工程使用New Project Wizard比较方便
File menu
选择工程的路径
工程名可以使用任何名字 ，建议使用和顶层设计名 相同的名字
顶层Entity名称，必须符合 TOP文件中定义的module 名称
21
QII7.1文本编辑器
独立/整合窗口切换
“Alt”键实现列操作的切 换
列对齐显示标记 行对齐显示标记
© 2008 Cytech Technology Ltd., Co
插入代码模版
22
使用MegaWizard Plug-in Manager调用宏功能模块
Tools MegaWizard Plug-In Manager
Low-cost 90-nm FPGAs for PCI Express, Gigabit Ethernet,and Serial RapidIO up to 2.5 Gbps
Arria GX
CPLDs
MAX II, MAX 7000 & MAX 3000
Configuration devices
Quartus II 软件使用教程
编译
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Qusrtus II全编译流程
Constraints & Settings
Constraints & Settings
Design Files Analysis & Elaboration Synthesis
© 2008 Cytech Technology Ltd., Co
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Functional Netlist
Functional Simulation
Programming & Configuration files (.sof/.pof)
Post-Fit Simulation Files
(.vho/.vo)
Gate level simulation
- Timing simulation - Verify design will work in target technology
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PC board simulation & test
- Simulate board design - Program & test device on board - Use SignalTap II for debugging
© 2008 Cytech Technology Ltd., Co
12
新工程使用现有工程的 设置
添加源文件（这一步骤可以跳过）
Add design files
• Graphic (.BDF, .GDF) • AHDL • VHDL • Verilog • EDIF • VQM
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用户设置
24
MegaWizard示例
默认
HDL 源文件 symbol文件(.bsf )
可选
器件声明文件 (.cmp) 例化模型文件(_int.v) 黑盒子文件(_bb.v) 示例波形 (.html)
© 2008 Cytech Technology Ltd., Co
25
工具栏 工程工作区
信息显示窗
5
主要快捷键
Settings
Assignment Editor
Pin Planner
Execution controls
Chip Planner (Floorplan & Chip Editor)
Compilation report Programmer
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注意：不同的版本只能对约束做更改，如果更改原设计，则所有版本均会更 改。
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19
Quartus II 软件使用教程
设计输入
© 2008 Cytech Technology Ltd., Co
新建一个设计文件
选择要创建的文件 类型
© 2008 Cytech Technology Ltd., Co
15
EDA 工具设置
选择综合、仿真、时 序分析等第三方工具
© 2008 Cytech Technology Ltd., Co
16
完成!
确认全部参数设置， 若无误则单击Finish 按钮，完成工程的创 建；若有误，可单击 Back按钮返回，重新 设置。
© 2008 Cytech Technology Ltd., Co
64-Bit O/S – moving mainstream
Benefit access to more than 2 GB of memory
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4
Quartus II开发环境
资源管理窗 编辑状态 显示窗
© 2008 Cytech Technology Ltd., Co
Quartus II 软件使用教程
Cytech-XA
Vincent Song
Q2 2008
© 2008 Cytech Technology Ltd., Co
Programmable Logic Families
Structured ASIC
HardCopy® II & HardCopy Stratix
To open step by step compilation flow: 1. Tools Customize Toolbars 2. Select “Processing” Check Box
6
Agenda
设计流程概要 建立工程 设计输入 编译 综合 使用Synplify Pro做综合 布局布线 Assignment Editor 管脚分配 仿真
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工程管理
工程打包
生成.qar文件
工程复制
Copy Project
© 2008 Cytech Technology Ltd., Co
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Archive Project
版本管理
通过菜单Project -> Revisions打开版本管理窗口，可以在原工程的基础上建 立多个版本，并且可以比较，方便设计。
High & medium density FPGAs
Stratix III, Stratix II & Stratix
Low-cost FPGAs
Cyclone III, Cyclone II & Cyclone
FPGAs w/ clock data recovery
StratBiblioteka Baidux II GX & Stratix
Design Compiler FPGA
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Place & route
- Map primitives to specific locations inside Target technology with reference to area & performance constraints
器件编程 时序约束 SignalTap II 逻辑分析仪
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7
Quartus II 软件使用教程
设计流程概要
© 2008 Cytech Technology Ltd., Co
Typical PLD Design Flow
Design Specification
Fitter
Assembler
TimeQuest Timing Analysis
EDA Netlist Writer
*This is the typical flow. Other module executables will be added if additional software features are enabled.
- Specify routing resources to be used
9
Typical PLD Design Flow
tclk
Timing analysis
- Verify performance specifications were met
- Static timing analysis
Red Hat Enterprise 5
Sun
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3
从QII 6.1开始支持多核处理器和64位OS
Multi-processor cores now mainstream
Benefit faster compile times
语言和文件名
可以创建一个新的IP文件，也可以编 辑已有的IP文件，或者拷贝已创建的 文件。
© 2008 Cytech Technology Ltd., Co
选择megafunction 或IP
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MegaWizard示例
察看本机和互联网上帮助 文档
资源利用情况
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Gate-Level Simulation
Processing选项
Start Compilation − Performs full compilation
Start Analysis & Elaboration − Checks syntax & builds database only − Performs initial synthesis
Add user library pathnames
• User libraries • MegaCore®/AMPPSM libraries • Pre-compiled VHDL packages
13
如果跳过新建向导的Add File，可以在工程生产完毕之后， 在导航界面的File下点击“Device Design Files”，右键弹出 菜单选择“Add/Remove Files in Project”
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选择器件
© 2008 Cytech Technology Ltd., Co
选择器件系列
Package可以选择器件的封 装，Pin count可以选择器 件的引脚数，Speed grade 可以选择器件的速度等级， 这些选项可以缩小可用器件 列表的范围，以便快速找到 需要的目标器件。
New
Windows Vista
2009 Q1
9.0
Windows
Linux
Red Hat Enterprise 3 (32 / 64 -bit) Red Hat Enterprise 4 (32 / 64-bit)
Suse Server 9 (32 / 64-bit) Solaris 8 / 9 (32-bit & 63-bit)
(no timing delays)
Synthesis
- Translate design into device specific primitives - Optimization to meet required area & performance constraints - Quartus II, Precision Synthesis, Synplify/Synplify Pro,