2016秋季_数字系统设计作业_part_2_a

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2016秋季A卷西南大学网络与继续教育学院【0010】软件工程计算机科学与技术

BEGIN
IF (A<40) THEN X=A+B
ELSE X=0
IF (B>1) THEN X=B+1
END
5．请至少用两种测试方法设计出两套测试数据，用于测试问题4中设计的程序，并说明采用了什么测试方法。（30分）
语句覆盖：A=40，B=1
判定覆盖：1）A=1，B=0；2）A=0，B任意
1.语句覆盖是指设计足够的பைடு நூலகம்试用例，使被测程序中每个语句至少执行一次.
西南大学网络与继续教育学院课程考试答题卷
类别：网教专业：计算机科学与技术2016年12月
课程名称【编号】：软件工程【0010】
A卷
满分：100分
一、大作业题目：
某高中欲建立“学生成绩分析系统”，主要包括三个功能：成绩录入、成绩查询和成绩分析统计：
1．画出尽可能详细的学生成绩分析子系统的数据流图。（20分）
2．按照软件工程的规范写出“学生信息”的数据字典（定义到第二层）。（20分）
3．根据问题1中所画的数据流图，采用面向对象的方法，画出系统的软件结构图。（20分）。
4．假设“检验重复录入成绩模块”的代码如下，请画出该模块的程序流程图。（30分）
PROCEDURE EX(A，B：REAL；VAR X:REAL)
2.判定覆盖指设计足够的测试用例，使得被测程序中每个判定表达式至少获得一次”真”和”假”值，从而使程序的每一个分支至少都通过一次
二、大作业要求：
大作业共需要完成四道题：
第1-3题选作二题，每题20分，满分40分；
第4题必做，满分30分；
第5题必做，满分30分。

数字系统设计II-2014-2015-期末考试试卷

浙江大学20 14–20 15学年秋冬学期《数字系统设计II》课程期末考试试卷课程号：111C0130，开课学院：_信息与电子工程学系_考试试卷：√A卷、B卷（请在选定项上打√）考试形式：√闭、开卷（请在选定项上打√）允许带1张A4 大小的手写资料和计算器入场考试日期：2015 年1月24 日，考试时间：120 分钟诚信考试，沉着应考，杜绝违纪。

考生姓名：学号：所属院系（专业）：_This question considers the basic MIPS 5-stage pipeline (IF, ID, EX, MEM, WB). 1)Assume that each of the above steps takes the amount of time specified in theGiven the times for the datapath stages listed above, what would the clock period be for the entire datapath? In a pipelined datapath, assuming no hazards or stalls, how many seconds will it take to execute an instruction?2)Assume that you have the following sequence of pipelined instructions:lw $6, 0($7)add $8, $9, $10sub $11, $6, $8Where will the data operands that are processed during the EX stage of the subtract (sub) instruction come from? (Consider two situations: (1) there is no forwarding, and (2) there is full forwarding.)2. PIPELINE (13 points):Use the following MIPS code fragment:I1: ADDI $3, $0, 100 # $3 = 100I2: ADD $4, $0, $0 # $4 = 0Loop:I3: LW $5, 0($1) # $5 = MEM[$1]I4: ADD $4, $4, $5 # $4 = $4 + $5I5: LW $6, 0($2) # $6 = MEM[$2]I6: SUB $4, $4, $6 # $4 = $4 – $6I7: ADDI $1, $1, 4 # $1 = $1 + 4I8: ADDI $2, $2, 4 # $2 = $2 + 4I9: ADDI $3, $3, -1 # $3 = $3 – 1I10: BNE $3, $0, Loop #if ($3 != 0) goto Loop1) Show the timing of one loop iteration on the 5-stage MIPS pipeline withoutforwarding hardware. Complete the timing table, shown as Table Q2.1in the next page, showing all the stall cycles. Assume that the branch will stall the pipeline for 1 clock cycle only.2) According to the timing diagram of Table Q2.1, compute the number of clockcycles and the average CPI to execute ALL the iterations of the above loop.Table Q2.1 Timing of one loop iteration on the 5-stage MIPS pipeline without forwarding hardware. (F: instruction fetch, D: instruction decode, X: execute, M: memory access, W: write back.) We assume that the register write is done in the first half of the clock cycle and that register reads are done in the second half of the cycle.3 / 103. CACHE (10 points):A 16-byte cache has 8-byte blocks, has 2 sets, and is 2-way set-associative. The cache initially is empty (all valid bits are off: indicated by a blank box in the table below). The cache receives requests in the sequence listed in Table Q3.1. For each address in the sequence (a) split it into the tag, index, and offset; (b) categorize the access as a hit, a compulsory miss, a confict miss, or a capacity miss (You can abbreviate hit=H, Compulsory=O, Confict=F, Capacity=P); (c) show the new contents of the cache after the access----write the tags for each way, and note which way is LRU.The first one is done for you.Table Q3.14. VIRTUAL MEMORY (9 points):Describe the number of bits required in each entry of a TLB that has the following characteristics:· Virtual addresses are 32 bits wide· Physical addresses are 31 bits wide· The page size is 2K bytes· The TLB contains 16 entries of the page table· The TLB is direct-mappedNote:Each entry of the TLB contains the following items:- a valid bit- the physical page number of the desired virtual page- a tag used to see if the desired entry of the page table is stored in the TLB- ignore the “dirty” bit1)Physical page number：2)Tag:3)The number of bits required in each entry of a TLB:5. CHOICE (60 points) (note: only one is correct):(1)Which of the following descriptions is the reason why binary expression is still used incomputer technique. ( )A: It saves components.B: It has fast computing ability.C: It is decided by the physical property of components.D: It has nice convenience in coping with information.(2)Which one is not one of the five classic components of a computer? ( )A: InputB: BusC: MemoryD: Output(3)What is the range of exponent of IEEE 745 single precision? ( )A: 1~254B: -128~126C: -126 ~127D:-127~128(4)Assume a test program A is running on computer A. It consumes 100 seconds totally, 90for CPU and 10 for I/O. Now, the CPU speed improved by 50% and I/O spee d hasn‟t changed. How much time it takes to run program A now? ( )A: 55 secB: 60 secC: 65 secD: 70 sec(5)A simple program is running on a 32-bit computer. x(int), y(short), z are variables in thisprogram. If x = 127 and y = -9, what are the contents in computer memory after executing the assigning statement z = x + y? ( )A: x = 0000007FH, y = FFF9H, z = 0076HB: x = 0000007FH, y = FFF9H, z = 00000076HC: x = 0000007FH, y = FFF7H, z = 0076HD: x = 0000007FH, y = FFF7H, z = 00000076H(6)Which of the following instructions could this single-cycle datapath description bereferring to? ( )Description :Two source registers (ReadReg) and one destination register (WriteReg) are selected, and the values are read from the source registers and sent as input to the ALU.The ALU operation is performed, the result is written to the destination register, and the PC is updated.A: add B: ori C: li D: sll(7)The following commands were used to store the contents of registers $s0 and $s1 onto thestack:addi $sp, $sp, -8sw $s0, 0($sp)sw $s1, 4($sp)# insert various unrelated instructions hereAssuming that neither the stack pointer nor the stack has been changed during the "various unrelated instructions" part, which of the following would allow you to recover the contents of $s0 and $s1 while returning $sp to its original (pre-decremented) value? ( )A: addi $sp, $sp, 8; lw $s0, 4($sp); lw $s1, 0($sp)B: addi $sp, $sp, 8; lw $s0, 0($sp); lw $s1, 4($sp)C: lw $s0, 4($sp); lw $s1, 0($sp); addi $sp, $sp, 8D: lw $s0, 0($sp); lw $s1, 4($sp); addi $sp, $sp, 8(8)How the cache conflict misses will be affected by the following modifications? ( )Assume the baseline cache is set associative.(a). Double the associativity while keep the capacity and line size constant(b). Double the number of sets while keep the capacity and line size constantA: Decrease; IncreaseB: Increase; DecreaseC: Increase; IncreaseD: Decrease; Decrease(9)Which of the following statements about multiplication and division is incorrect? ( ) A: Integer multiplications takes an input two 32-bit values and returns a 64-bit valueB: The result of a multiplication is stored in a read-only (for the programmer at least) "product" registerC: The product of two numbers is accesssed using two separate instructions - mfhi to get bits 0-31 (the rightmost bits), and mflo to get bits 32-63D: The div command stores the quotient and the remainder in the product register, and the two can be accessed using mfhi and mflo(10)Which of the following is generally true about a design with two levels of caches? ( ) A: First-level caches are more concerned about hit time, and second-level caches are more concerned about miss rate.B: First-level caches are more concerned about miss rate, and second-level caches are more concerned about hit time.C: Second-level caches often use lower associativity than first-level caches given the focus of reducing miss rates.D: Second-level caches are as fast as first-level caches.(11)The communication between central system and the outside environment is doneby ( )A: Input-output subsystemB: Control systemC: Memory systemD: Logic system(12)Which of the following statements about flash memory is wrong? ( )A: The information can be either read or written, and the read speed is the same as write speed.B: The storage unit is consist of MOSFET, so it is a semiconductor storage.C: Information will not lose after power down.D: It can be a replacement for the external memory.(13)Which of the following situation will not happen? ( )A: TLB miss, Cache miss, Page missB: TLB miss, Cache hit, Page hitC: TLB hit, Cache hit, Page hitD: TLB hit, Cache hit, Page miss(14)The techniques which move the program blocks to or from the physical memory is calledas ______. ( )A: Paging B: Virtual memory organisation C: Overlays D: Framing(15)The method of synchronising the processor with the I/O device in which the device sendsa signal when it is ready is______. ( )A: Exceptions B: Signal handling C: Interrupts D: DMA(16)Let's say we have an array with 4 integer elements. The address of the first element in thearray is stored in $t0. Which of the following gives us the result of the last element of the array (stored in $t1)? ( )A: addi $t1, $t0, 3; sll $t1, 2;B: addi $t1, $t0, 16C: sll $t0, 2; addi $t1, $t0, 3D: addi $t1, $t0, 12(17)How many total bits are required for a direct-mapped cache with 16KB of data and4-word blocks, assuming a 32-bit address? Take valid bit into consideration. ( )A: 146Kbits B: 147Kbits C: 148Kbits D: 149Kbits(18)Consider a virtual memory system with 32-bit virtual byte address, 4KB/page, 32 bitseach entry. The physical memory is 512MB. Then, the total size of page table needs. ( ) A: 1MB B: about 3MB C: 4MB D: 8MB(19)What is the average time to read or write a 512-byte sector for a typical disk rotating at10,000 RPM? The advertised average seek time is 6 ms, the transfer rate is 50 MB/sec, and the controller overhead is 0.2 ms. Assume that the disk is idle so that there is no waiting time. ( )A: 6.0ms B: 9.0ms C: 9.01ms D: 9.21ms(20)In cache, the replacement strategy includes RAND, FIFO and LRU. Which of thesestrategies is relative to the locality principle? ( )A: RAND B: FIFO C: LRU D: NONE6. CACHE DESIGN (10 points) (Additional Questions)To improve the hit rate for our data cache, we made it 2-way set associative (it was formerly direct mapped). Sadly as a consequence the hit time has gone up, and we are going to use way-prediction to improve it. Each cache set will have a way prediction indicating which way is likely to be accessed.When doing a cache access, the prediction is used to route the data. If it is incorrect, there will be a delay as the correct way is used. If the desired data is not resident in the cache, it is like a normal cache miss. After a cache miss, the prediction is not used since the correct block is already known. Figure Q6.1-A summarizes this process.Figure Q6.1-A: Way-prediction FSMSince there are two ways, only one bit will be used per prediction, and its value will directly correspond to the way. How the predictions are generated or maintained are beyond the scope of this problem. You can assume that at the beginning of a cycle, the selected prediction is available, and determining the prediction is not on the critical path. The diagram of the data portion of our cache is shown in Figure Q.6.1-B.Figure Q6.1-B Data portion of the cacheOur cache has 16 byte lines, is 2-way set associative, and has a total capacity of 4kB.A.Please complete Table Q6.1 with delays across each element of the cache. Usingthe data you compute in Table Q6.1, calculate the critical path delay through this cache (from when the Input Address is set to when the correct data is on the DataYou may assume that the prediction register is correctly loaded at the start of the cycle, and the clk-to-q delay is 100ps. The inverting and non-inverting buffer drivers both have the same delay. You only need to worry about the case of a fast hit (cache hit with correct prediction).B.Now we will study the impact of way prediction on cache hit rate. For thisproblem, the cache is a 128 byte, 2-way set associative cache with 16 bytes per cache line. The cache is byte addressable and uses a least recently used (LRU) replacement policy.Please complete Table Q6.2 showing a trace of memory accesses. In the table, each entry contains the {tag, index} contents of that line, or “-”, if no data is present. You should only fill in elements in the table when a value changes. For simplicity, the addresses are only 8 bits.The first 3 lines of the table have been filled in for you. The initial values marked with a …*‟ are the least recently used ways in that set. For your convenience, the address breakdown for access to the main cache is depicted below.。

《数字系统设计》试卷含答案

,考试作弊将带来严重后果！华南理工大学期末考试《数字系统设计》试卷1. 考前请将密封线内各项信息填写清楚；所有答案请直接答在试卷上(或答题纸上)；．考试形式：开（闭）卷；(每小题2分，共16分)大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理( C )CPLD即是现场可编程逻辑器件的英文简称；CPLD是基于查找表结构的可编程逻辑器件；早期的CPLD是从GAL的结构扩展而来；在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；在VHDL语言中，下列对时钟边沿检测描述中，错误的是( D )then ...;then ...;then ...;在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确( A )PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一.敏感信号参数表中，应列出进程中使用的所有输入信号；进程由说明部分、结构体部分、和敏感信号参数表三部分组成；当前进程中声明的信号也可用于其他进程基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：( C )原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试；原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试。

关于综合，从输入设计文件到产生编程文件的顺序正确的是：(B)．逻辑综合→高层次综合→物理综合；B. 高层次综合→逻辑综合→物理综合；C. 物理综合→逻辑综合→高层次综合；D. 高层次综合→逻辑综合→时序综合；6. 进程中的信号赋值语句，其信号更新是( C )A. 按顺序完成；B. 比变量更快完成；C. 在进程的挂起时完成；D. 都不对。

数字系统设计大作业

--signal e:std_logic_vector(3 downto 0);
begin
ba<=b&a; --ba<=e&a;b<=e;
process(a,clk)
begin
-- if rising_edge(clk) then c<=c+1;
--case c is
-- when "00"=>e<="0111";when "01"=>e<="1011";
图6-2（a）时序仿真初始图
图6-2（b）时序仿真结果图
具体分析：
如图6-2（b）所示，
（1）当a=0111，b=1110时，对应输出s=0000，此时对应键盘上的S0，输出信息为1；
（2）当a=0111，b=1101时，对应输出s=0001，此时对应键盘上的S2，输出信息为2；
（3）当a=1101，b=1001时，对应输出s=1001，此时对应键盘上的SA，输出信息为9.
1011
1101
9
1010
0111
1101
#
1011
1110
1110
A
1100
1101
1110
B
1101
1011
1110
C
1110
0111
1110
D
1111
3）译码显示模块
该模块包括输出低电平与LED灯显示。因为实验箱的LED灯是低电平有效，所以需要把输出变量r进行逻辑“非”变换。该部分采用了4个非门，分别将输入的4位扫描模块输出变量取反。LED灯的亮灭表示输出变量r。r为高电平时灯亮，r为低电平时灯灭，这样就能更清晰地显示出实验结果，使人一目了然。

2016年9月___信息技术选考联考卷答案解析

2016年9月___信息技术选考联考卷答案解析收件人和抄送人可以看到彼此的邮件地址，但密送人的地址对他们来说是不可见的。

附件数量为1个。

修订：密送人的地址对收件人和抄送人来说是不可见的。

邮件包含一个附件。

在识别结果中，Txt文件的内容对应于被识别的文本，而jpg文件的内容对应于被识别的图像。

如果出现“单击添加字段”，则表示没有更多可用的字段。

该文本至少包含七个字段。

只有魔棒工具具有容差设置功能。

容差越大，选择范围也越大。

当前编辑的声道为Wav格式，采样率为Hz，16位深度，立体声，码率为1411kb/s。

总时间保持不变。

可以删除整个声道或使其静音，但只有在保存为单声道格式时，声道数量才会减少。

选区为从第3秒到第7秒（共4秒）。

补充：如果Alpha设置为0%，则元件实例将变为透明状态，而不是隐藏图层。

隐藏图层不会影响声音。

测试时，即使图层被隐藏，声音仍然可以听到（与PS不同）。

按钮将在15帧后消失。

转换为十六进制后，结果为___。

求最长降序子序列的长度m的方法：进行相邻比较，如果后面的数比前面的数小，则将k值加1.如果k值大于m，则将其存储在m中。

否则，将k值重置为1.循环直到结束。

在二、十、十六进制转换中，必须掌握十六进制转换为十进制的方法。

最长降序子序列的长度为2，选择第1个答案。

对于给定的a(m)值，a(m) Mod 10表示a(m)值的个位数。

使用对分查找算法的变形进行循环。

计算人均面积的公式为=B3/C3*100.在蒙古，必须包括第2行和.K的值记录了每一趟中最大元素的下标。

例如，在第一趟时，查找num个数中最大元素的下标k，假设第一个元素是最大的。

通过循环，检查后面的元素是否更大，如果找到更大的元素，则更新k的值。

在每一趟结束后，如果最大元素不在第i个位置，则需要交换。

只比较成绩cj，但在交换时，考号和姓名也必须一起交换。

1905 Mod 27的结果为15.出s中的每个字符进行判断，将数字字符计算出其对应的数值大小存储在Value中。

《计算机应用基础(本)》2016年秋季网上作业1

内容:
微型计算机中的“奔3”（PIII）或“奔4”（PIV）指的是。
A、CPU的型号
B、显示器型号
C、打印机型号
D、硬盘型号
标准答案:A
学员答案:A
本题得分:5
题号:8题型:单选题（请在以下几个选项中选择唯一正确答案）本题分数:5
内容:
WindowsMediaPlayer不支持的文件格式是。
A、MPG
内容:
下列对计算机病毒的描述中，______正确。
A、病毒是由于机器长期不维修引起的
B、病毒一旦发生，该机器将永远不能使用
C、光盘输出输入是不能传染病毒
D、病毒是可以防治的
标准答案:D
学员答案:D
本题得分:5
题号:18题型:单选题（请在以下几个选项中选择唯一正确答案）本题分数:5
内容:
计算机病毒平时潜伏在。
标准答案:C
学员答案:C
本题得分:5
题号:6题型:单选题（请在以下几个选项中选择唯一正确答案）本题分数:5
内容:
用户的电子邮件信箱是。
A、通过邮局申请的个人信箱
B、邮件服务器内存中的一块区域
C、邮件服务器硬盘上的一块区域
D、用户计算机硬盘上的一块区域
标准答案:C
学员答案:C
本题得分:5
题号:7题型:单选题（请在以下几个选项中选择唯一正确答案）本题分数:5
B、防火墙可以由代理服务器实现
C、所有进出网络的通信流都应该通过防火墙
D、防火墙可以过滤所有的外网访问
标准答案:A
学员答案:A
本题得分:5
题号:15题型:单选题（请在以下几个选项中选择唯一正确答案）本题分数:5
内容:
Internet使用的协议是______。

2016年秋1251操作系统本国家开放大学

址 100101 1100 (1分) ，得物理地址为 01
00100101
1100 (1分) ，即 125C(H) (1分)。
841
该科目试题+作业已整理考前简化版，免费电大资源网：
逻辑地址 OA5C(H) 所对应的二进制表示形式是 :000
101o 0101
1100 (1分) ，根据上面的
分析，下划线部分为页内地址，编码 "000 10" 为页号，表示该逻辑地址对应的页号为 20 分)。查页表，得到物理块号是 4 (十进制) ，即物理块地址为: 01 00 (1分) ，拼接块内地
16. 操作系统是整个计算机系统的控制管理中心，它对其它软件具有支配权利。因而，操作系统建立在其它软件之上。(
) ) )
17. 在 UNIX;Linux 系统上，系统调用以 C 函数的形式出现。( 19. 页式存储管理系统不利于页面的共享和保护。(
的、快速 1;0 设备。(
18. 作业调度选中一个作业后，与该作业相关的进程即占有 CPU 运行。(
能，可以根据应用需要有选择地提供或不提供某些功能，以减少系统开销。如从应用领域角度
看，可以分为面向信息家电的嵌入式操作系统，面向智能手机的嵌入式操作系统，面向汽车电子的嵌入式操作系统，以及面向工业控制的嵌入式操作系统等。
四、应用题{每小题 10 分，共 20 分}
29. 解: (共 10 分〉 (1)针对容量为 n 的环形缓冲区，输入、输出两组进程读/写缓冲区需要的条件为: ①输入进程和输出进程需同步执行，即输入进程写缓冲区后，输出进程才可以读; ②由于缓冲区容量有限，因此任一时刻所有输入进程存放信息的单元数不能超过缓冲区
度，它根据一定的算法，动态地把处理机实际地分配给所选择的进程，使之真正活动起来。

2016秋操作系统期末考试试题及答案A卷

四川大学期末考试试题（闭卷）（2015——2016学年第 1 学期）A卷课程号：304019030 课序号：1 课程名称：操作系统原理任课教师：杜中军一.填空题(20分,每空1分)1.操作系统的主要功能有作业管理、（）、（）、（）、（）。

2.操作系统的提供给用户的接口有（）、（）、图形接口。

3.在操作系统中一个处于就绪状态的进程通过（）可以获得CPU，从而进入运行状态。

当现运行进程被挂起后应进入（）状态。

4.在含有通道的计算机系统中，在分配外设的同时还应分配与设备相关的（）和（）。

5.在段页式存储管理中地址变换采用了()地址重地位，而固定分区采用了()地址重地位。

6.对于记录型信号量，在执行一次P操作时，信号量的值应当( )；这是若其值为( )时，进程应阻塞。

7.文件的逻辑结构是变长记录的顺序文件，存放在硬盘上，尽管硬盘是一个（）存取设备，对该文件中记录的读写只能（）存取。

8.在页式虚拟存储管理系统中，为了判定某页是否已在内存中，在页表中需要有（）来记录。

为了判断置换的页面是否需要写回外存，需要在页表设置（）。

9.可以提供共享主通道的通道类型有：（）和（）。

二、选择题(15分,每题1分)1．单处理机系统中，可以提供最多20个进程并发执行，系统采用了分区管理方式，为了防止进程越界，设置了上下界寄存器对，其数量是（）。

A．1 B. 20 C. 2 D. 102．下列作业调度算法中，综合考虑作业等待时间和执行时间的是A．时间片轮转调度算法 B.短作业优先调度算法C. 先来先服务调度算法D.高响应比高者优先调度算法3. 某单机系统有3个并发进程，都需要同类资源4个，试问该系统不会发生死锁的最少资源数是（）。

A. 9B. 10C. 11D. 124．正确的说法是（）。

A.进程就是程序，或者说，进程是程序的另一种叫法。

B.多个不同的进程可以包含相同的程序。

C.一个处于等待队列中的进程，即使进入其它状态，仍然放在等待队列之中。

数字系统设计题目

4．1 多功能数字钟的设计
设置状态显示信号（发光管）：LD_alert指示是否设置了闹铃功能；LD_h指示当前调整的是小时信号；LD_m指示当前调整的是分钟信号。当闹铃功能设置后（LD_alert=1），系统应启动一比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。整点报时由分和秒计时同时为0（或60）启动，与闹铃声共用一个扬声器驱动信号out。系统计时时钟为clk=1Hz，选择另一时钟 clk_1k=1024Hz作为产生闹铃声、报时音的时钟信号。
4.2数字式竞赛抢答器
硬件系统示意图
图4-2-2 数字抢答器硬件系统示意图
4.3数字频率计
4.3.1设计要求设计一个能测量方波信号频率的频率计，测量结果用十进制数显示，测量的频率范围是1∼100KHz，分成两个频段，即1∼999Hz，1KHz∼100KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。具有自动校验和测量两种功能，即能用标准时钟校验测量精度。具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。
4.5洗衣机控制器
设置洗涤开始信号start，start有效则洗涤时间计数器进行倒计数，并用数码管显示，同时启动时序电路工作。时序电路中含有20秒定时信号，10秒定时信号，设为A、B，A、B为“0”表示定时时间未到，A、B为“1”表示定时时间到。
4.5洗衣机控制器
时序电路状态表
4．1 多功能数字钟的设计
4.1.1设计要求设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。

(完整word版)数字系统设计试卷2012A卷(word文档良心出品)

中国矿业大学2012～2013学年第一学期《数字系统设计基础》试卷（A）卷考试时间：100 分钟考试方式：闭卷学院_________班级_____________姓名___________学号____________一、选择题（20分，每题2分）1.不完整的IF语句，其综合结果可实现：_________A. 三态控制电路B. 条件相或的逻辑电路C. 双向控制电路D. 时序逻辑电路2．关于进程语句说法错误的是_________A. PROCESS为一无限循环语句(执行状态、等待状态)B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性C. 进程必须由敏感信号的变化来启动D. 变量是多个进程间的通信线3、对于VHDL以下几种说法错误的是___________A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成C. VHDL程序中是区分大小写的D.结构体描述元件内部结构和逻辑功能4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。

A. 实体与结构体之间的连接关系；B. 器件的内部功能；C. 实体使用的库文件；D. 器件外部可见特性如端口的数目、方向等5. 组合逻辑电路中的毛刺信号是由于______引起的。

A. 电路中存在延迟B.电路不是最简C. 电路有多个输出D.电路中使用不同的门电路6. 下列关于临界路径说法正确的是___________A. 临界路径与系统的工作速度无关B. 临界路径减小有助于缩小电路规模C. 临界路径减小有助于降低功耗D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径7. 关于FPGA和CPLD的区别说法正确的是___________A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑B. FPGA 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而CPLD的分段式布线结构决定了其延迟的不可预测性C. 在编程上CPLD 比FPGA具有更大的灵活性D. CPLD的集成度比FPGA高,具有更复杂的布线结构和逻辑实现。

2016年下半年系统架构设计师真题(案例分析题)

2016年下半年系统架构设计师真题（案例分析题）案例分析题试题一（共25分）阅读以下关于软件架构设计的叙述，在答题纸上回答问题1至问题3 0 【说明】某软件公司为某品牌手机厂商开发一套手机应用程序集成开发环境，以提高开发手机应用程序的质量和效率。

在项目之初，公司的系统分析师对该集成开发环境的需求进行了调研和分析，具体描述如下：a．需要同时支持该厂商自行定义的应用编程语言的编辑、界面可视化设计、编译、调试等模块，这些模块产生的模型或数据格式差异较大，集成环境应提供数据集成能力。

集成开发环境还要支持以适配方式集成公司现有的应用模拟器工具。

b．经过调研，手机应用开发人员更倾向于使用Windows系统，因此集成开发环境的界面需要与Windows平台上的主流开发工具的界面风格保持一致口c．支持相关开发数据在云端存储，需要保证在云端存储数据的性和完整性。

d．支持用户通过配置界面依据自己的喜好修改界面风格，包括颜色、布局、代码高亮方式等，配置完成后无需重启环境。

e．支持不同模型的自动转换。

在初始需求中定义的机器性能条件下，对于一个包含50个对象的设计模型，将其转换为相应代码框架时所消耗时间不超过5秒。

f．能够连续运行的时间不小于240水时，意外退出后能够在1 0秒之自动重启。

g．集成开发环境具有模块化结构，支持以模块为单位进行调试、测试与发布口h．支持应用开发过程中的代码调试功能：开发人员可以设置断点，启动调试，编辑器可以自动卷屏并命中断点，能通过变量监视器查看当前变量取值。

在对需求进行分析后，公司的架构师小查阅了相关的资料，认为该集成开发环境应该采用管道一过滤器(Pipe-Filter)的架构风格，公司的资深架构师王工在仔细分析后，认为应该采用数据仓储（Data Repository）的架构风格。

公司经过评审，最终采用了王工的方案。

【问题1】（10分）识别软件架构质量属性是进行架构设计的重要步骤。

请分析题干中的需求描述，填写表1-1中(1)～(5)处的空白。

2016年下半年系统架构设计师考试下午真题(完整版)

2016年下半年系统架构设计师考试下午真题（专业解析+参考答案）1、阅读以下关于软件架构设计的叙述，在答题纸上回答问题1至问题3 。

【说明】某软件公司为某品牌手机厂商开发一套手机应用程序集成开发环境，以提高开发手机应用程序的质量和效率。

集成开发环境还要支持以适配方式集成公司现有的应用模拟器工具。

b．经过调研，手机应用开发人员更倾向于使用Windows系统，因此集成开发环境的界面需要与Windows平台上的主流开发工具的界面风格保持一致口c．支持相关开发数据在云端存储，需要保证在云端存储数据的机密性和完整性。

d．支持用户通过配置界面依据自己的喜好修改界面风格，包括颜色、布局、代码高亮方式等，配置完成后无需重启环境。

e．支持不同模型的自动转换。

在初始需求中定义的机器性能条件下，对于一个包含50个对象的设计模型，将其转换为相应代码框架时所消耗时间不超过5秒。

f．能够连续运行的时间不小于240小时，意外退出后能够在10秒之内自动重启。

g．集成开发环境具有模块化结构，支持以模块为单位进行调试、测试与发布。

h．支持应用开发过程中的代码调试功能：开发人员可以设置断点，启动调试，编辑器可以自动卷屏并命中断点，能通过变量监视器查看当前变量取值。

在对需求进行分析后，公司的架构师小张查阅了相关的资料，认为该集成开发环境应该采用管道一过滤器(Pipe-Filter)的架构风格，公司的资深架构师王工在仔细分析后，认为应该采用数据仓储（Data Repository）的架构风格。

公司经过评审，最终采用了王工的方案。

问题内容：【问题1】（10分）识别软件架构质量属性是进行架构设计的重要步骤。

请分析题干中的需求描述，填写表1-1中(1)～(5)处的空白。

2016年秋操作系统半期考试及参考答案

8.在进程的整个生命周期中，可能要经历哪几种状态，其中进程的三种基本状态是什么？这三种基本状态在什么情况下会发生什么样的变迁？请画出三状态模型图。（6分）
答：在进程的整个生命周期中，可能要经历：创建状态、终止状态、就绪状态、运行状态、阻塞状态、挂起状态、激活状态。
进程的三种基本状态是：
就绪状态（Ready)，存在于处理机调度队列中的那些进程，它们已经准备就绪，一旦得到CPU，就立即可以运行，这些进程所处的状态为就绪状态（有多个进程处于此状态）。
答：线程是进程内的一个相对独立的、可调度的执行单元。
从下面四个方面比较线程和进程的区别和联系：
a.调度性。在传统的操作系统中，拥有资源的基本单位和独立调度、分派的基本单位都是进程，在引入线程的OS中，则把线程作为调度和分派的基本单位，而把进程作为资源拥有的基本单位；
b.并发性。在引入线程的OS中，不仅进程之间可以并发执行，而且在一个进程中的多个线程之间，亦可并发执行，因而使OS具有更好的并发性；
1~5
×√××√
2~10
×√××√
三、填空题（每空1分，共20分）
1
JCB
2
PCB
3
TCB
4
原语
5
进程
6
进程
7
线程
8
数据段
9
PCB
10
临界资源
11
临界区代码
12
可用资源数
13
阻塞队列中的进程数
14
用户态
15
核心态
16
实时操作系统
17
分时操作系统
18
批处理操作系统
19
虚拟性
20
异步性
四、简答题（20）

《数字系统设计》试卷A部分答案PPT教学课件

2
(1)
idle
1
r1
0 g1
1
r2
0 g2
0
1
r3
g3
1
r1
0
1
0
r2
1 0
r3
2020/12/10
（2）
idle
r3='1' and
Y
k1k2="11"
N
Y
r1='1'
N
r2='1'
N
r3='1'
Y
Y N
S3 g3='1' k1='0' k2='0'
S1 k1='1' g1='1'
S2 k2='1' g2='1'
each clock cycle in steady-state simulation(ignore any irregularities in the first few clock cycles) • 2)for full marks, if the code does not match, you must explain why. • 3) assume that all signals, constrants, variables, types, etc are properly defined and declared. • 4) all of the codes are leagal, synthesizable VHDL code.
Architecture a of q is Begin
process begin a <= ‘1’; loop wait until rising_edge(clk); a <= NOT a; end loop;

2016年下半年嵌入式系统设计师(中级)上午选择+下午案例真题答案+解析(完整版)

2016年下半年（中级）嵌入式系统设计师考试上午选择1、（1）用来区分在存储器中以二进制编码形式存放的指令和数据。

A. 指令周期的不同阶段B. 指令和数据的寻址方式C. 指令操作码的译码结果D. 指令和数据所在的存储单元答案：A指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成，是从取指令、分析指令到执行完所需的全部时间。

CPU执行指令的过程中，根据时序部件发出的时钟信号按部就班进行操作。

在取指令阶段读取到的是指令，在分析指令和执行指令时，需要操作数时再去读操作数。

2、计算机在一个指令周期的过程中，为从内存读取指令操作码，首先要将（2）的内容送到地址总线上。

A. 指令寄存器（IR）B. 通用寄存器（GR）C. 程序计数器（PC）D. 状态寄存器（PSW）答案：CCPU首先从程序计数器（PC）获得需要执行的指令地址，从内存（或高速缓存）读取到的指令则暂存在指令寄存器（IR），然后进行分析和执行。

3、设16位浮点数，其中阶符1位、阶码值6位、数符1位、尾数8位。

若阶码用移码表示，尾数用补码表示，则该浮点数所能表示的数值范围是（3）。

A. -2^64~（1-2^-8）2^64B. -2^63~（1-2^-8）2^63C. -（1-2^-8）2^64~（1-2^-8）2^64D. -（1-2^-8）2^63~（1-2^-8）2^63答案：B浮点格式表示一个二进制数N的形式为N=2E×F，其中E称为阶码，F叫做尾数。

在浮点表示法中，阶码通常为含符号的纯整数，尾数为含符号的纯小数。

指数为纯整数，阶符1位、阶码6位在补码表示方式下可表示的最大数为63（2^6-1），最小数为-64（-2^6）。

尾数用补码表示时最小数为-1、最大数为1-2^-8，因此该浮点表示的最小数为-2^63，最大数为（1-2^-8）×2^63。

4、已知数据信息为16位，最少应附加（4）位校验位，以实现海明码纠错。