秒表的设计与实现

设 计 报 告

课程名称 ＿＿＿＿＿＿＿ 设计题目

＿＿＿＿＿＿＿ 指导老师 ＿＿＿＿＿＿＿ 学 生

＿＿＿＿＿＿＿ 学 号 ＿＿＿＿＿＿＿

现代电子技术综合实验 数字式秒表设计与实现 兰 瑞 志 2013040204029 刘 曦

目录

1 引言 (4)

1.1课程设计的目的 (4)

1.2课程设计的内容 (4)

2 EDA、VHDL简介 (5)

2.1 EDA技术 (5)

2.2硬件描述语言——VHDL (5)

2.2.1 VHDL语言的特点 (6)

2.2.2 VHDL语言的设计流程 (8)

3 设计过程 (9)

3.1设计规划 (9)

3.2原理框图 (10)

3.3各模块的功能 (10)

3.3.1分频器 (10)

3.3.2计数器 (11)

3.3.3数据锁存器 (11)

3.3.4显示译码电路 (11)

3.3.5控制电路 (12)

3.3.6按键消抖电路 (12)

3.3.7顶层文件 (13)

4 硬件电路仿真 (13)

4.1分频器仿真 (13)

4.2模6计数器仿真 (14)

4.3模10计数器仿真 (14)

4.4控制电路仿真 (14)

5 实验总结 (15)

5.1实验结论 (15)

5.2心得总结 (15)

致谢 (16)

参考文献 (16)

附录 (16)

1引言

在科技高度发展的今天，集成电路和计算机应用得到了高速发展，尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久它们的身影将会更频繁地出现在我们身边。电脑各部分在工作时多是以时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当了重要的角色。各种比赛中对秒表的精确度要求很高，尤其是一些科学实验，它们对时间精确度达到了几纳秒级别。

1.1课程设计的目的

本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时，通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关的设计能力，提高分析、解决计算机技术实际问题的能力。

1.2课程设计的内容

秒表的计时范围是00’00”00到59’59”99。有两个按钮开关start/stop和split/reset，控制秒表的启动、停止、分段和复位。

秒表已经被复位的情况下，按下start/stop 键，秒表开始计时。在秒表正常运行的情况下，如果按下start/stop 则秒表暂停计时；再次按下该键，秒表继续计时。在秒表正常运行下，如果按下split/reset，显示停止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。在秒表暂停计时的情况下，按下split/reset，秒表复位归零。

2 EDA、VHDL简介

2.1EDA技术

EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言VHDL完成的设计文件，自动完成逻辑编译、逻辑映射和编程下载等工作。目前EDA主要辅助进行三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。

2.2硬件描述语言——VHDL

VHDL(Very-high-speed Integrated Circuit Hardware Description Language)诞生于1982年。1987年底，VHDL 被IEEE （The Institute of Electrical and Electronics Engineers）和美国国防部确认为标准硬件

描述语言。自IEEE 公布了VHDL 的标准版本（IEEE-1076）之后，各EDA 公司相继推出了自己的VHDL 设计环境，并宣布自己的设计工具可以和VHDL 接口。此后VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。1993 年，IEEE 对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL 的内容，公布了新版本的VHDL，即IEEE 标准的1076-1993 版本。现在，VHDL 和VERILOG作为IEEE 的工业标准硬件描述语言，又得到众多EDA 公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL和VERILOG 语言将承担起几乎全部的数字系统设计任务。

2.2.1VHDL语言的特点

VHDL 主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL 进行工程设计的优点是多方面的，具体如下：

1、与其它的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA 工具和VHDL 综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA 和CPLD 等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。

2、VHDL 最初是作为一种仿真标准格式出现的，因此VHDL 既是一种硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语言。其丰富的仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能用于查验设计系统的功能可行性，随时可对设计进行仿真模拟。即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性做出决策。

3、VHDL 语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现的特点。VHDL 中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。

4、对于用VHDL 完成的一个确定的设计，可以利用EDA 工具进行逻辑综合和优化，并自动地把VHDL 描述设计转变成为门级网表。这种方式突破了门级电路设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。应用EDA 工具的逻辑优