第五章MOS电路版图设计
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清华大学《数字集成电路设计》周润德 第5章 CMOS反相器
第五章 CMOS 反相器 第一节 对逻辑门的基本要求（1）鲁棒性（用静态或稳态行为来表示）静态特性常常用电压传输特性（VTC）来表示（即输出与输入的关系）， 传输特性上具有一些重要的特征点。
逻辑门的功能会因制造过程的差异而偏离设计的期望值。
V(y) 电压传输特性（直流工作特性）VOH fV(y)=V(x)VM开关阈值VOL VOL VOHVOH = f(VOL) VOL = f(VOH) VM = f(VM)V(x)额定电平2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第5章第1页（2）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值 （电感、电容耦合，电源与地线的噪声）。
一个门对于噪声的敏感程度由噪声容限表示。
可靠性―数字集成电路中的噪声v(t) i(t)V DD电感耦合电容耦合电源线与地线噪声噪声来源： （1）串扰 （2）电源与地线噪声 （3）干扰 （4）失调 应当区分： （1）固定噪声源 （2）比例噪声源 浮空节点比由低阻抗电压源驱动的节点更易受干扰 设计时总的噪声容限分配给所预见的噪声源2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第5章第2页噪声容限（Noise Margin）V“1” V OH V IHout OH 斜率 = -1V不确定区 斜率 = -1ILV “0” VVOLOL V IL V IH V in2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第3页噪声容限定义"1"噪声容限（Noise Margin） 容许噪声的限度V IH高电平 噪声容限VOHNM H未定义区 低电平 噪声容限V OL "0" NM L V IL抗噪声能力（Noise Immunity） 抑止噪声的能力门输出门输入2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第4页理想逻辑门V outg=∞Ri = ∞ Ro = 0 Fanout = ∞ NMH = NML = VDD/2V in2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第5页早期的逻辑门5.0 4.0 3.0 2.0 VM 1.0 NM H NM L0.01.02.03.0 V in (V)4.05.02004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第6页（3） “再生”特性：逻辑门的“再生”特性使被干扰的信号能恢复到名义 的逻辑电平。
集成电路版图设计基础场效应晶体管
噪声抑制——差分结构
A：
Differential Signal
B：
A－B：
差分输入对管要尽量精确匹配
！！差分输入对管的输入信号线要按最小间距走
噪声抑制——去耦电容
V+
Decoupled Power Rails
Noise
大耦合电容
Quiet
V-
除非特别说明，该电容不必在版图设计开 始时即确定大小、位置，通常在版图最终拼 整图时，利用“边角余料”空隙画上即可。
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB BA）
栅、源接衬底电位 网表修改
M=2，merge 版图设计者不得自行修改网表！
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB/BA）
MOS电压匹配
需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两 器件的栅源电压的失配为
包括阈值电压，跨导，过驱动电压的偏差 可以降低VGST，即加大宽长比和减小电流，但 不应低于0.1V
MOS电流匹配
需要电流匹配的时候，如电流镜 漏极电流的失配为
VGST减小时，阈值值电压失配ΔV T影响增加，造成漏 极电流的失配增加。 所以增加VGST可以提高电流匹配。取0.3V以上
D C
A A与D之间的相互干扰最小
B
C与D之间的相互干扰最大
干扰较大的模块和敏感模块需要从I/O端单独加电源 模块间保护环需要从I/O端单独加电源 缺点：减小了A支路上电源金属的电流承载能力 增大了A支路上的寄生电阻，并产生较大压降
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
16
匹配方法 之二：交叉法 interdigitating device
MOS集成电路的版图设计
热电子的F-N隧道电流穿过氧化膜进入浮栅的方法来改变阈
值电压，从而实现存储器的编程和擦除。MOS PROM从器
件结构上分两类：一类是浮栅型，包括浮栅雪崩注入MOS
• ESD（electrostatic Discharge）静电放电损伤
不可恢复的
输入栅保护电路
特点
• 在正常输入电压时，无电流通过 • 当电压升高但远低于栅击穿电压时就会有电流通过 • 对异常电压进行钳位 • 对浪涌电压迅速响应 • 提供从管子放电的路径
最常用的设计是采用电阻-二级管电路
以为λ 单位的设计规则 微米设计规则
版图举例
输入保护电路
倒相器、门电路
总结版图的设计技巧
作业
名词解释
硅栅MOS工艺 SOICMOS
以反向器为例，简要说明P阱CMOS工艺流 程，画出P阱CMOS的剖面图，说明CMOS 电路的主要优点。 由CMOS电路的版图画出其电路图，说明 逻辑关系。（课堂完成）
第五章内容
• MOS集成电路的寄生效应 • CMOS电路中的锁定效应 • MOS集成电路的工艺设计 • MOS集成电路的版图设计规则 • MOS集成电路的版图设计举例
补充
输入缓冲器
作为电平转换的接口电路动大电容（几十、上百pF）
MOS集成电路的版图设计举例
500~800μm2
• 隔离环起到了抑制锁定效应的作用
高速CMOS电路的 输入栅保护电路
图5-35
• 多晶硅电阻、磷扩散电阻 • Dn1和Dn2寄生二极管 • 电路图 • 版图 • 剖面图
MOS集成电路的版图设计举例
输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧
MOS电路版图及工艺铝布线
Si3N4
P-well
N-Si
4
• 5、光III---N管场区光刻，N管场区注入孔， 以提高场开启，减少闩锁效应及改善阱的接 触。
B+ 光刻胶
P-
N-Si
5
• 6、长场氧，漂去SiO2及Si3N4，然后长栅 氧。
PN-Si
6
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
1. 阱——做N阱和P阱封闭图形， 窗口注入形成P管和N管的衬底
24
CMOS反相器版图流程(2)
N diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
25
CMOS反相器版图流程(2)
P diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
As 光刻胶
PN-Si
10
• 11、长PSG（磷硅玻璃）。
PSG
N+ N+
P+ N-Si
P+
P-
11
• 12、光刻Ⅷ---引线孔光刻。
PSG N+ N+ N-Si P+ P+
P-
12
• 13、光刻Ⅸ---引线孔光刻（反刻Al）。
Al
PSG
S
N+ N+
VDD
D
P+
P+
IN
P
P-
N-Si
OUT D
N S
13
8.7 RS触发器
p.154
P-well
N-Si
4
• 5、光III---N管场区光刻，N管场区注入孔， 以提高场开启，减少闩锁效应及改善阱的接 触。
B+ 光刻胶
P-
N-Si
5
• 6、长场氧，漂去SiO2及Si3N4，然后长栅 氧。
PN-Si
6
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
1. 阱——做N阱和P阱封闭图形， 窗口注入形成P管和N管的衬底
24
CMOS反相器版图流程(2)
N diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
25
CMOS反相器版图流程(2)
P diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
As 光刻胶
PN-Si
10
• 11、长PSG（磷硅玻璃）。
PSG
N+ N+
P+ N-Si
P+
P-
11
• 12、光刻Ⅷ---引线孔光刻。
PSG N+ N+ N-Si P+ P+
P-
12
• 13、光刻Ⅸ---引线孔光刻（反刻Al）。
Al
PSG
S
N+ N+
VDD
D
P+
P+
IN
P
P-
N-Si
OUT D
N S
13
8.7 RS触发器
p.154
第五章 MOS集成电路的版图设计-3
单元配置恰当
芯片面积降低10﹪，管芯成品率/圆片可提高 15~20﹪ 多用并联形式；少用串联形式。为什么？ 大跨导管采用梳状或马蹄形，小跨导管采用 条状图形，使图形排列尽可能规整
由于MOS管串联，所以Ineff=IDn1=IDn2=> kneff=kn/2=> kn/N 由于MOS管并联，所以Ineff=IDn1+IDn2=> kneff=2kn
VBS位置，产生效果
体效应因子r
F
MOS管的衬底偏置效应
r
2 0 Si qN C ox
A
CMOS电路版图设计对布线和接触孔的特殊要求 为抑制Latch up，要特别注意合理布置电源接触孔 和VDD引线，减小横向电流密度和横向电阻Rs、Rw
• 采用接衬底的环形VDD布线 • 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性 • 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以 增加并行电流通路 • 尽量使VDD、VSS接触孔的长边相互平行 • 接VDD的孔尽可能离阱近一些 • 接VSS的孔尽可能安排在阱的所有边上
寄生电阻：可用阻容网络等效（公式5-1） 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容 忽略 边际电容效应 寄生沟道（场区）防治措施 寄生双极型晶体管 pnpn四层结构 等效电路 触发条件和防止措施
Latch-up效应
主要工艺流程
AL栅CMOS工艺（了解） 多晶硅栅NMOS工艺 硅栅CMOS工艺 P阱CMOS工艺流程 N阱CMOS工艺流程 双阱CMOS工艺流程
布线合理
布线面积往往为其它电路元器件总面积的几倍，在 多层布线中尤为突出
第五章-MOS集成电路版图设计
若 N L ，则有：
L
(Vout)
rc 2
L2
（5.3） （5.4） （5.5）
王向展
08.04.2020
6
集总 模型
集成电路原理与设计
集总模型即将整个长连线等效为 一总的R总、C总
图5.2 集总模型等效电路
(V o) u tR 总 C 总 dW L otx o L x W rcL 2
线间介质厚度；扩散层=1/(Nq) 。
r
d W
c ox W
tox
（5.1）
节点i的电位Vi响应与时间t的关系：
c L V i (V i 1 V i)(V i V i 1)
t
r L
（5.2）
王向展
08.04.2020
5
集成电路原理与设计
当L0，有：
r
c
dV dt
2V x2
近似处理，求解得：
(V ou ) t rc( L )2[N (N 21 )]
王向展
08.04.2020
11
集成电路原理与设计
5.1.3 寄生沟道
当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施：
（1）增厚场氧厚度t´OX，使 V´TF，但需要增长场氧时间，
对前部工序有影响，并将造 成台阶陡峭，不利于布线。
王向展
图5.4 寄生沟道形成示意图
08.04.2020
12
集成电路原理与设计
（2）对场区进行同型注入，提高衬底浓度，使V´TF。但注
王向展
08.04.2020
10
版图技术——CMOS集成电路的版图设计
版图设计规则一般都包含以下四种规则： (1) 最小宽度 例如，金属、多晶、有源区或阱都必须保持最小宽度。
(2)最小间距 例如，金属、多晶、有源区或阱都必须保持最小间距。 (3)最小包围 例如，N阱、N+离子注入和P+离子注入包围有源区应该有足够的余量;多晶硅、 有源区和金属对接触孔四周要保持一定的覆盖。
⑤ 完整的MOS管版版图必须包含两个部分：a）由源、栅和漏组成的器件；b） 衬底连接。
(a)PMOS管
(b)NMOS管 完整的MOS管版图图形
5.1.2 MOS管阵列的版图实现
1.MOS管串联
(1) 两个MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。Y是它们的公共区域，如 果把公共区域合并,得到图5.7(d)所示的两个MOS管串联连接的版图。 从电流的方向可以决定，当MOS管串联时，它们的电极按S-D-S-D-S-D方 式连接。
① MOS管的四种布局图
② 直线形排列的NMOS管
结构图 立体结构和俯视图
③ 源区、沟道区和漏区合称为MOS管的有源区(Active），而有源区之外的区域 定义为场区（Fox)。有源区和场区之和就是整个芯片表面。 Fox + Active = Surface
芯片表面包含有源区和场区两部分
④ N阱CMOS集成电路使用P型衬底，NMOS管直接制作在P型衬底上，PMOS 管做在N阱内。
第5章 CMOS集成电路的版图 设计
主要内容 5.1 MOS 场效应管的版图实现 5.2 版图设计规则 5.3 版图系统的设置 5.4 版图的建立 5.5 版图的编辑 5.6 棍棒图 5.7 版图设计方法概述
5.1 MOS 场效应管的版图实现
5.1.1 单个MOS管的版图实现
(2)最小间距 例如，金属、多晶、有源区或阱都必须保持最小间距。 (3)最小包围 例如，N阱、N+离子注入和P+离子注入包围有源区应该有足够的余量;多晶硅、 有源区和金属对接触孔四周要保持一定的覆盖。
⑤ 完整的MOS管版版图必须包含两个部分：a）由源、栅和漏组成的器件；b） 衬底连接。
(a)PMOS管
(b)NMOS管 完整的MOS管版图图形
5.1.2 MOS管阵列的版图实现
1.MOS管串联
(1) 两个MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。Y是它们的公共区域，如 果把公共区域合并,得到图5.7(d)所示的两个MOS管串联连接的版图。 从电流的方向可以决定，当MOS管串联时，它们的电极按S-D-S-D-S-D方 式连接。
① MOS管的四种布局图
② 直线形排列的NMOS管
结构图 立体结构和俯视图
③ 源区、沟道区和漏区合称为MOS管的有源区(Active），而有源区之外的区域 定义为场区（Fox)。有源区和场区之和就是整个芯片表面。 Fox + Active = Surface
芯片表面包含有源区和场区两部分
④ N阱CMOS集成电路使用P型衬底，NMOS管直接制作在P型衬底上，PMOS 管做在N阱内。
第5章 CMOS集成电路的版图 设计
主要内容 5.1 MOS 场效应管的版图实现 5.2 版图设计规则 5.3 版图系统的设置 5.4 版图的建立 5.5 版图的编辑 5.6 棍棒图 5.7 版图设计方法概述
5.1 MOS 场效应管的版图实现
5.1.1 单个MOS管的版图实现
CMOS模拟集成电路设计第5章—电流镜
11
电流镜作负载的差动对
3、电流镜作负载的差动对
• 3.1大信号分析
– Vin1-Vin2足够负时，M1、M3和M4均关断，M2和 M5工作在深线性区，传输的电流为0，Vout=0；
– 随Vin1-Vin2增长，M1开始导通，使ID5的一部分流 经M3，M4开启，Vout增长
– 当Vin1和Vin2相当时，M2和M4都处于饱和区 从VX抽取的电流以单位增益(近似)， 由M3镜像到M4。则，
若2rO1,2>>(1/gm3)||rO3,
• 电路增益：
1
2024/8/8
I ss
15
电流镜作负载的差动对
• 3.3 共模特性
– 电路不存在器件失配时
忽略rO1,2，并假设1/(2gm3,4)<<rO3,4,
9
共源共栅电流镜
– 低电压工作（大输出摆幅）的共源共栅电流镜 如图(a)，共源共栅输入输出短接结构， 为使M1和M2处于饱和区，Vb应满足：
得到
，Vb有解
考察图(b)，所有晶体管均处于饱和区，选择合 适的器件尺寸，使VGS2=VGS4，若选择
M3~M4消耗的电压余度最小(M3与M4过驱动 电压之和)。且可以精确复制IREF。
– 当Vin1=Vin2时，电路的输出电压 Vout=VF=VDD-|VGS3|
2024/8/8
13
电流镜作负载的差动对
• 3.2 小信号分析
（忽略衬偏效应）
– 方法一
利用 • 计算Gm
得到，
gm1Vin/2
gm1Vin/2 gm2Vin/2
2024/8/8
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电流镜作负载的差动对
• 计算Rout
MOS电路版图设计规则解析概要
PW
NW
哈工大微电子中心 来逢昌
三、Thin Oxide Rule (active area)
OD.C.5 OD.C.3 Minimum Minimum clearance clearance from from poly NW edge to to the a P+ HA 0.32 0.6 m m OD.W.3 At least one segment J of the edge consecutive JF 0.5 m OD.W.1 Minimum width of an OD region to define 0.3 OD.S.1 between regions 0.4m OD.C.1 Minimum Minimum space clearance from two NW OD edge to a DC0.15 edge OD region of butted which diffusion inside OD a region NW N+/P+ butted edges of butted diffusion OD the width of NMOS/PMOS ( both regions areis either inside or outside N+ OD region which is inside the to NW OD.C.4 Minimum clearance from NW edge a P+ I G0 0.15 m OD.S.2 Minimum space of N+ OD to P+ OD for m a N-well) which can be either N+ to N+, OD.W.2 Minimum width of an OD region for B 0.3 m is 0.5 um OD.C.2 Minimum clearance from NW edge to a N+ E 0.6 m OD region(for PW pick up) which is outside a NW P+ to P+ or N+ to P+ butted diffusion interconnect (N+/or P+) OD region which is outside the NW(cold or hot)
第五章 MOS集成电路的版图设计-2.
Vin (Polysilicon)
vdd N WELL
Pimp
Nimp
Nimp
Vout Pimp
CMOS 的反相器的橫截面圖與佈局(layout)圖
多晶硅接触孔与有源区的最 3 小间距
保证孔的形成和良好接触 保证良好接触 防止源漏与栅短路 防止漏电和短路 防止漏电和短路
金属引线的最小线宽
3
金 引线最小间距（线宽<10m 3
属）
6
（线宽10m）
对引线孔的最小覆盖
保证金属线的形成和良好 导电 防止金属联条
保证接触和防止断路
压焊点面积
1102 可靠接触
动
多晶硅与有源区最小外间距
2
保证沟道区尺寸，防短路
注
对有源区最小覆盖
入
对外部有源区最小间距
3
保证源漏区能完整地注入
6
防止p+区、n+区互相影响
注入区最小宽度
6
保证足够的接触区
注入区最小间距
3
防止互相影响
引 引线孔最小面积
33
线
孔
孔间最小间距
3
孔距硅栅的最小间距
3
有源区/多晶硅对孔的最小覆 2 盖
• A5=8：P管薄氧化区与N管薄氧化区的间距
P阱CMOS工艺版图设计规则
图形 设计规则及内容
规 则 （ 原因 m）
阱
阱的最小宽度
区
阱间的最小距离
9
保证光刻精度和器件尺寸
20
防止不同电位阱间干扰
有
最小宽度
源
区 最小间距
6
保证器件尺寸减小窄沟效应
6
减小寄生效应
MOS管功率放大器电路图与原理图文及其解析
MOS管功率放大器电路图与原理图文及其解析放大器电路的分类本文介绍MOS管功率放大器电路图，先来看看放大器电路的分类，按功率放大器电路中晶体管导通时间的不同可分：甲类功率放大器电路、乙类功率放大器电路和丙类功率放大器电路。
甲类功率放大器电路，在信号全范围内均导通，非线性失真小，但输出功率和效率低，因此低频功率放大器电路中主要用乙类或甲乙类功率放大电路。
功率放大器是根据信号的导通角分为A、B、AB、C和D类,我国亦称为甲、乙、甲乙、丙和丁类。
功率放大器电路的特殊问题（1）放大器电路的功率功率放大器电路的任务是推动负载，因此功率放大电路的重要指标是输出功率，而不是电压放大倍数。
（2）放大器电路的非线形失真功率放大器电路工作在大信号的情况时，非线性失真时必须考虑的问题。
因此，功率放大电路不能用小信号的等效电路进行分析，而只能用图解法进行分析。
（3）放大器电路的效率效率定义为：输出信号功率与直流电源供给频率之比。
放大电路的实质就是能量转换电路，因此它就存在着转换效率。
常用MOS管功率放大器电路图MOS管功率放大器电路图是由电路稳压电源模块、带阻滤波模块、电压放大模块、功率放大模块、AD转换模块以及液晶显示模块组成。
（一）MOS管功率放大器电路图-系统设计电路实现简单，功耗低，性价比很高。
该电路，图1所示是其组成框图。
电路稳压电源模块为系统提供能量；带阻滤波电路要实现50Hz频率点输出功率衰减；电压放大模块采用两级放大来将小信号放大，以便为功率放大提供足够电压；功率放大模块主要提高负载能力；AD转换模块便于单片机信号采集；显示模块则实时显示功率和整机效率。
（二）MOS管功率放大器电路图-硬件电路设计1、带阻滤波电路的设计采用OP07组成的二阶带阻滤波器的阻带范围为40～60 Hz，其电路如图2所示。
带阻滤波器的性能参数有中心频率ω0或f0，带宽BW和品质因数Q。
Q值越高，阻带越窄，陷波效果越好。
2、放大电路的设计电压放大电路可选用两个INA128芯片来对微弱信号进行放大。
mos开关电路原理图
mos开关电路原理图
MOS开关电路原理图。
MOS开关电路是一种常见的电子电路，它利用金属氧化物半导体场效应管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）来实现开关功能。
MOS开关电路具有高速、低功耗、低驱动电压等特点，因此在数字电路和模拟电路中得到广泛应用。
本文将介绍MOS开关电路的原理图及其工作原理。
MOS开关电路的原理图如下图所示：
[插入MOS开关电路原理图]
在MOS开关电路中，MOSFET起着关键作用。
MOSFET是一种三端装置，由栅极、漏极和源极组成。
当栅极施加一定电压时，会形成电场，使得漏极和源极之间的电阻发生变化，从而实现开关功能。
在原理图中，通常会标注MOSFET的型号、引脚编号等信息，以便于工程师进行设计和调试。
MOS开关电路的工作原理如下：
当MOSFET的栅极施加正电压时，电场会使得漏极和源极之间形成导通通道，从而使得电路闭合，电流得以通过；而当栅极施加负电压时，电场消失，导通通道关闭，电路断开，电流无法通过。
因此，通过控制栅极的电压，可以实现MOS开关电路的开关功能。
MOS开关电路广泛应用于数字电路中，例如逻辑门、触发器、寄存器等电路中都会使用MOS开关电路。
此外，在模拟电路中，MOS 开关电路也可用于信号调制、开关控制等应用中。
总结，MOS开关电路是一种基础且重要的电子电路，它利用MOSFET实现开关功能，具有高速、低功耗等优点，在数字电路和模拟电路中得到广泛应用。
通过本文的介绍，相信读者对MOS开关电路的原理图和工作原理有了更深入的了解，希望能够对工程师的设计和应用提供帮助。
第五章MOS管数字集成电路基本逻辑单元设计
第二部分 实验课 1、数字集成电路 （1）不同负载反相器的仿真比较； （2）静态CMOS逻辑门电路仿真分析； （3）设计CMOS反相器版图； （4）设计D触发器及其版图； （5）设计模16的计数器及其版图（可选）。 2、模拟集成电路 设计一个MOS放大电路（可选） 。
教学进度表
章次
第一章
题目
绪言
所以它实现与非门的逻辑功能，即：
F AB
____
5.1.2 NMOS管或非门
（a）电路
（b）逻辑功能表 （c）逻辑符号 图5.1.2 二输入或非门
5.1.3 NMOS逻辑电路设计 利用 NMOS 工作管器件串联实现“与”，并联实现 “或”的结构特点，可以实现复杂功能的逻辑电路。如
图 5.1.3 （ a ）所示， NMOS 工作管 M1 和 M2 串联， M3
结构如图5.3.1（b）所示，NMOS下拉管电路模块实现
电路逻辑功能。
（a）伪NMOS或非门 （b）伪NMOS逻辑电路结构 图5.3.1 伪NMOS逻辑电路
5.3.2 动态CMOS逻辑电路 动态 CMOS 逻辑门由时钟信号驱动的一对 NMOS 管 MN 和 PMOS 管 MP 以及实现逻辑功能的 NMOS 管电 路模块，如图5.3.2所示。
图5.1.3 NMOS逻辑电路
F AB CD
_____________
F ( A B)(C D)
_____________________
5.2 静态CMOS逻辑电路 5.2.1 静态CMOS与非门
（a）电路图 （b）棍图 图5.2.1 二输入与非门
5.2.2 静态CMOS或非门
图5.3.2 动态CMOS逻辑门结构
图5.3.3 动态CMOS二输入与非门
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5.4.3电阻-二极管保护电路 1. 基本原理 R1为多晶电阻，起限流作用， VDD 防止放电电流过大（一般在 1K左右）。 Dp1 MP Dp1 、Dn1是用N+、P+扩散 pad R1 R2 区分别与阱和衬底形成的二 极管，起电压箝位和电荷泄 M N Dn1 放作用。面积一般设计为 Dn2 VSS 1000m2左右，并采用抗闩 38 锁的保护环结构。
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第五章 MOS电路版图设计
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§5-1 MOS管图形尺寸的设计
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思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何 确定？ 3. MOS管源漏区尺寸如何确定？
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5.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力， 一般MOS管的击穿电压由源 漏穿通电压决定： W L
BVDSP=qNBL /2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
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2
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B
VDD
ML Vi MI Vo
V DD F
C
MD ME Vo
5
Vi
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 Vi 输入转折电压V*)确定0范围。
VDD MP Vo MN
V* =
VDD+ VTP +VTN o 1 + o
5.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。 L W
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5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
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§5-4 MOS电路的抗静电设计
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思考题
1. MOS电路为什么要有抗静电设计？
2. 对静电保护电路有何要求？
3. 静电保护电路由那些形式？保护原 理是什么？
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5.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程 MP pad 中来自人体或设备的静电可达 MN 几千伏以上，而 MOS器件的栅 VSS 氧化层很薄，面积很小，绝缘 性能又很好，因此静电电荷形 VDD 成很高的电压足以使栅氧化层 MP pad 击穿，使器件失效。因此，采 MN 用抗静电保护设计措施是MOS 电路得以应用发展的必要前提。 36 VSS
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5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） VDD
(3) 根据静态功耗的要求 来确定负载管最大的W/L 。 (4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。
(5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
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5.3.3 内部电路的抗闩锁设计 版图示例1
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5.3.3 内部电路的抗闩锁设计 版图示例2
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5.3.3 内部电路的抗闩锁设计 版图示例3
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5.3.4 芯片外围电路的抗闩锁设计 外围电路主要是指输入/输出单元电路， 一方面易受高压影响，另一方面工作电流 很大。因此，极易发生闩锁效应，通常都 采用双环保护结构，而且保护环上要充分 开孔，用金属线直接连到电源或地上。
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5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
GND
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5.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
VDD
VO o增大 Vi
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
0
V*
6 VDD
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续） (3) 根据上述结果最终确定等效的 Vi PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
Vi VDD n+ p+ RW p+ Vo n+ RS GND 25 n+ GND p+ VO IRs Rs Rw NIRw VDD
VO
P-
N-阱 P-Sub
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5.3.2 抗闩锁设计的基本原则 （1）减小RS和RW ：均匀且充分设计阱和衬 底的电源和地的欧姆接触，并用金属线连接， 必要时采用环结构。 （2）减小β npn和β pnp ：加大MOS管源漏区 距阱边界的距离，必要时采用伪收集极结构。
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5.4.5双极晶体管保护电路 2.版图示例
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5.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
电 源 N
地 P
电 源 地 N P N N P衬底
地 P
电 源 N
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5.3.4 芯片外围电路的抗闩锁设计
输出驱动单元局部版图示例
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5.4.4 MOS晶体管保护电路 2.版图示例
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5.4.5 双极晶体管保护电路 1. 基本原理 利用横向NPN和PNP的 VDD 正向导通或CE穿通来完成 静电泄放。 R1 MP 横向NPN和PNP应能 pad R 承受足够大的电流，采用 MN 抗闩锁的保护环结构。 R2 R为N+电阻，起延迟、 缓冲作用。R1、R2为衬底 VSS 寄生电阻。 43
VDD A B
VDD MP Vo MN
F
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5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
Vi
VDD n+ Vo
Vi
GND n+ N -阱 n+ N -阱 p+ n+ n+
p+ຫໍສະໝຸດ RWp+p+
RS
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P-Sub
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5.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
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5.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
走时电路
分频电路 振荡器
报 时 驱 动
调节控制电路
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5.2.1 布局 2.布局示例2 存储器模块
读写 控制
输入输出
地址 译码
SRAM存储矩阵
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5.2.3 优化设计 4. 复用单元的设计
将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
Active Contact
Poly Via1 Contact
PAD
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