数字逻辑课程设计报告-电子钟
数字电路课程设计电子数字钟+闹铃
数字电路课程设计电子数字钟+闹铃数字电路课程设计院系：专业：电子信息工程姓名：学号：完成日期：2021 数字钟的设计一、系统功能概述、系统实现的功能：1、具有“时”、“分”、“秒”的十进制数字显示。
2、具有手动校时、校分、校秒的功能。
3、有定时和闹钟功能，能够在设定的时间发出闹铃声。
4、能进行整点报时。
从59分50秒起，每隔2秒发一次低音“嘟”的信号，连续5次，最后一次为高音“嘀”的信号。
、各项设计指标：1、显示部分采用的6个LED显示器，从高位至低位分别显示时、分、秒。
2、有一个设置调闹钟定时时间、正常时间的按钮，选择调的对象。
3、有三个按钮分别调时、分、秒的时间。
4、有一个按钮用作开启/关闭闹铃。
5、另外需要两个时钟信号来给系统提供脉冲信号，使时钟和闹钟正常工作，分别为1Hz、1kHz的脉冲。
二、系统组成以及系统各部分的设计 1、系统结构描述 //要求：系统结构描述，各个模块的功能描述；系统的顶层文件：1、顶层文件图：2、各模块的解释：、7个输入量clk_1khz、clk_1hz、key_slt、key_alarm、sec_set、min_set、hour_set：其中clk_1khz为闹铃模块提供时钟，处理后能产生“嘟”、“嘀”和变化的闹铃声音；clk_1hz为计时模块提供时钟信号，每秒计数一次；key_slt选择设置对象：定时或正常时间；key_alarm能够开启和关闭闹铃；sec_set、min_set、hour_set用于设置时间或定时，与key_slt 相关联。
各按键输出为脉冲信号。
、CNT60_A_SEC模块：这个模块式将clk_1hz这个时钟信号进行60进制计数，并产生一个分钟的触发信号。
该模块能将当前计数值实时按BCD码的格式输出。
将该输出接到两位LED数码后能时时显示秒的状态。
通过alarm_clk可以选择设置对象为时间还是定时值。
在设置时间模式上，key上的一个输入脉冲可以将clk的输入信号加一。
数电课程设计电子钟
数电课程设计电子钟一、课程目标知识目标：1. 让学生掌握数字电路基础知识，理解电子钟的工作原理。
2. 使学生了解并掌握电子钟各组成部分的功能及相互关系。
3. 培养学生运用数字电路知识分析、设计简单电子系统的能力。
技能目标：1. 培养学生运用所学知识，设计并搭建电子钟的能力。
2. 培养学生运用电子仪器、设备进行测试、调试和故障排查的能力。
3. 培养学生团队协作、沟通表达及解决问题的能力。
情感态度价值观目标：1. 培养学生对电子技术产生兴趣，激发学生学习积极性。
2. 培养学生严谨的科学态度和良好的实验习惯。
3. 培养学生具备创新意识和实践能力，增强学生对我国电子科技发展的自豪感。
课程性质分析：本课程属于电子技术课程，通过设计电子钟，使学生将所学数字电路知识应用于实际项目中，提高学生的实践能力。
学生特点分析：学生具备一定的数字电路基础知识，具有较强的动手能力和探究欲望，对实际应用场景感兴趣。
教学要求：结合学生特点，注重理论与实践相结合，培养学生的动手能力、创新能力和团队协作能力。
通过课程目标分解，实现对学生知识、技能和情感态度价值观的全面提升。
二、教学内容1. 数字电路基础知识回顾：逻辑门、组合逻辑电路、时序逻辑电路等。
2. 电子钟工作原理：振荡器、分频器、计数器、显示电路等。
3. 电子钟各组成部分功能及相互关系：晶振、分频器、秒、分、时计数器、显示驱动等。
4. 电子钟设计流程：需求分析、电路设计、仿真测试、硬件搭建、调试优化等。
5. 教学大纲：（1）第一周：回顾数字电路基础知识，介绍电子钟工作原理及各部分功能。
（2）第二周：分析电子钟各组成部分的相互关系，讲解设计流程。
（3）第三周：分组讨论，确定设计方案，进行电路设计和仿真测试。
（4）第四周：硬件搭建，进行调试和优化，确保电子钟正常工作。
6. 教材章节及内容：（1）第四章：数字电路基础，涉及逻辑门、组合逻辑电路等。
（2）第五章：时序逻辑电路，涉及计数器、寄存器等。
《电子技术》课程设计报告-数字电子钟设计
《电子技术》课程设计报告-数字电子钟设计一、背景介绍数字电子钟是一个实时的计时器，它可以按照设定的时刻精确地表示时间。
它使用微处理器和时钟芯片来处理时间。
因此，它可以被视为一个微处理器系统，系统中含有存储器、计数器、报警功能等。
最新的电子时钟如石英钟使用特制石英晶片来制定时钟。
由于石英可以产生完美的电振动，因此可以更准确地检测时钟改变。
二、数字电子钟的设计原理1、时钟驱动电子时钟的操作需要一定的时间和精度，主要是依靠特殊的驱动器来实现的。
驱动器有石英、硅、力学和光学等多种。
其中石英芯片是电子时钟的核心部件并且最常用。
可以让电子时钟每秒产生32千分之一秒的精度。
2、晶振电路晶体振荡器电路是将电能转换成振荡信号和时钟信号的基础电路。
在电子时钟中，晶振电路可以将3.3V的DC电源转换成正弦波信号。
3、控制电路控制电路是接收电子时钟信号，并将其转换为可读取的数字信号的电路。
它通过检测当前的时钟值与它预设的标准值，来决定是否需要重新设定。
4、显示电路为了使时间显示准确，显示电路需要有一定的能力，它可以将控制电路经过变换后的数字转化为可视的数字或符号信号，比如LED。
我们首先使用PIC16F628A微控制器来控制数字电子钟，PIC16F628A是一款常用的单片机，在实现数字电子钟的最基本功能时天然的具有很多优势，即具有丰富的I/O口及高性能的CPU。
而在驱动这个数字电子时钟时，我们选择了普通的石英晶振，其工作电压为3.3V，频率为32.768kHz。
它的作用是将电源电压转换成正弦波信号，然后此信号可以被PIC单片机读取，从而实现全电子时钟功能。
在处理每秒钟走过的时间时，我们使用计数器根据晶振输入的时钟信号逐渐计数，而当计数器计数到一定值时，PIC单片机就知道一秒的时间已经过去，然后继续进行计算.最后，我们选用一个4位共阳极数码管来将这些数据转化为显示数字的动作，它从数据地址上读取数据，然后一次送到一位，就可以实时显示电子时钟的实时时间。
基于数字电路的数字时钟设计报告
题目二：设计一个多功能数字电子钟一、设计课题：多功能数字电子钟时间：19周整周〔2021.6.27~7.1〕 地点：学院数电实验室；二、设计目的:1.培养学生设计、调试常用数字电路系统的能力；2.提高学生应用计数器功能扩展、级联方法的能力；3.提高学生对计数、译码、显示系统的设计能力。
三、设计要求：1.准确计时，数字显示时、分；2.小时的计时要求12，分的计时要求为60；3.能够校正时间。
四、设计框图及其原理分析： 1. 数字钟的系统框图：说明：框图中的脉冲模块由555及一些电阻、电容构成多谐振荡电路产生秒脉冲；显示译码模块由共阴数码管和显示译码器74LS48构成；时、分电路模块由74LS160、74LS11、74LS10分别构成12和60进制计数器；12、24小时切换电路由二选一数据选择器74LS157及小时电路模块构成；校时电路由秒脉冲及单译码驱动译码驱动译码驱动译码驱动时十位 时个位 分十位 分个位脉冲12、24小时切换电路〔拓展〕时调 分调刀双掷开关构成。
2.原理分析：a、脉冲电路：脉冲电路由555及电阻15K、68K ，电容10nF、10uF构成如图S1所示的多谐振荡电路。
其工作原理是：电路刚开始通电时，电容C1两端电压不能突变，2脚为低电平，电路置位，3脚输出高电平，7脚被悬空，此时VCC通过R2、R3对C1充电，当充电时间到达t1=〔R2+R3〕*C1*ln2，6脚电压到达2VCC/3，电路复位，3脚输出低电平，同时555内部放电晶体管导通，使7脚也为低电平，C1通过R3向7脚放电，当放电时间为t2=R3*C1*ln2, 此时2脚电位下降到VCC/3，电路置位，3脚输出高电平，7脚被悬空，C1又被充电，如此周而复始。
〔脉宽Tw=〔R2+2*R3〕C1*ln2〕图S1b、显示译码电路：此局部电路由共阴数码管及显示译码器74LS48构成如图S2所示。
图S2由74LS48的功能表可知：D 、C 、B 、A 是BCD 码输入信号。
数字电子钟高分课程设计报告
. . ..课程设计报告设计名称：课程设计系别：****学生姓名：***班级：学号：成绩：指导教师：开课时间: 2012 至2013 学年第 2 学期课程设计任务安排摘要数字钟是用数字集成电路构成，用数码管显示的一种现代化计数器。
它一般由振荡器、分频器、计数器、译码器、显示器、较时电路等部分组成，这些都是数字电路中应用最广的基本电路。
振荡器和分频器构成组成标准秒信号发生器，不同进制的计数器、译码器和显示器组成计时系统，通过校时校时校分电路实现对时、分的校准。
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ 时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
数码显示电子钟电路，采用一只PMOS大规模集成电路LM8560（TMS3450NL、SC8560、CD8560）和四位LED显示屏，通过驱动显示屏便能显示时、分。
振荡部分采用石英晶体振作时基信号源，从而保证了走时的精确。
本电路还供有定时报警功能，它定时调整方便，电路稳定可靠，能耗低，集成电路采用插座插装，制作成功率高，非常适合广大电子爱好者装配使用。
本电路还可扩展成定时控制交流开关(小保姆式)等功能。
关键词：电子钟数码管 PMOS集成电路目录第一章电子元件的焊接技术 (4)1.1 焊接工具和材料 (4)1.2 手工焊接方法 (4)1.2.1 五步焊接法 (4)1.2.2 焊接要注意的事项 (4)第二章概述与要求 (5)2.1 概述 (5)2.2 设计要求 (5)第三章电子钟实验原理 (6)3.1数码钟的构成 (6)3.2主要元器件及电路介绍 (6)3.2.1 LM8560原理 (6)3.2.2 CD4060原理 (7)3.2.3 蜂鸣器 (8)3.3 电路基本原理 (8)第四章焊接与安装 (10)4.1安装 (10)4.1.1 安装工艺要求 (10)4.1.2 安装注意事项 (10)第五章调试与故障处理 (12)5.1 调试 (12)5.2 故障的检查方法 (12)5.3 逐级孤立法分析与排除故障 (12)感想 (13)致 (14)参考文献 (15)附录A (16)附录B (17)第一章电子元件的焊接技术一个电子装置由若干个电子元件组成，各个电子元件通过焊接连接为一个完整的电路，焊接技术的优劣直接影响电子装置是否正常运行和质量的好坏。
数字电子钟逻辑电路设计
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告设计题目数字电子钟逻辑电路设计指导教师戚桂美职称讲师姓名勿日勒学号*********日期2008-10-24数字电子钟逻辑电路设计计算机与信息工程学院2006级2班勿日勒200018524指导教师戚桂美讲师摘要本次数字时钟电路设计使用了三片74LS161二进制计数器,三片74LS160十进制计数器和一片74LSOO二输入四与非门采用异步连接设计构成数字电子钟。
分、秒均使用60进制循环计数，时使用24进制循环计数。
关键词电子时钟；清零；循环计时1设计任务及主要技术指标和要求1.1 设计任务：用中小规模集成电路设计一台能显示时，分，秒的数字电子钟。
1.2 主要技术指标和要求：1.2.1 由555定时器产生1Hz的标准秒信号。
1.2.2 秒、分为00~59进制计数器1.2.3 时为00~23二十四进制计数器。
2引言数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛的应用。
如，日常生活中的电子手表，车站、码头、机场等公共场所的大型数显电子钟。
3工作原理数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。
秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。
秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。
3.1 4位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：3.2 二输入四与非门74LS00引脚结构图，如图2：3.3 74LS161功能如表1所示：3.4 非门真值表如表2所示：输入输出P T CP C D1D2D3Q0Q1Q2Q3 L ××××××××L L L LH L ××↑D0D1D2D3D0D1D2D3H H H H ↑××××计数H H L ××××××保持H H ×L ×××××保持表1 74LS161功能表A B Y0 0 10 1 11 0 11 1 0表2 与非门真值表4电路组成部分4.1 计数部分：利用74LS161芯片，74LS160芯片和74LS00芯片组成的计数器，它们采用异步连接，利用外接标准1Hz脉冲信号进行计数。
数电课程设计数字电子钟报告
数字电子技术课程设计报告题目：数字钟的设计与制作时间：09-10学年第二学期18-19周院校：武汉纺织大学班级：测控081组员：夏亦冰李艳飞田传雪吴哲伦数字电子技术课程设计报告一．设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二．实现功能1．要求内容1）时以24为周期2）分和秒以60为周期3）能显示时、分、秒4）具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间2. 发挥内容1）星期的显示2）计时过程具有报时功能三．元器件1．洞洞板2块2．0.47uF电容1个3．100nF电容1个4．共阴八段数码管7个5．网络线10米6．CD4511集成块7块7．CD4060集成块1块8．74HC390集成块4块9．74HC51集成块1块10．74HC00集成块4块11．74HC30集成块1块12．10MΩ电阻5个13．74HC00集成块4块14．L7805三端稳压管1个15．30pF瓷片电容2个16．9V电池1块17．单刀双掷开关2个18．单刀单置开关1个19．74HC10集成块1块各个芯片引脚图1．CD74HC3902．L7805稳压管3．CD4060 4．CD4511 5．74HC10 6．74HC307．74HC518．74HC00四、原理框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ 时间信号必须做到准确稳定。
数字电子时钟课程设计报告-1
目录一、概述 (1)数字钟简介设计目的设计要求二、主要实验器材 (2)三、设计原理及方框图 (3)四、各部分的电路及实现 (5)振荡器电路计数器的设计六十进制电路整点报时电路校时电路五、总体电路图设计 (10)六、安装与调试 (12)七、收获与体会 (12)一、概述1.1数字钟简介20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。
由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，，因此在许多电子设备中被广泛使用。
电子钟是人们日常生活中常用的计时工具，而数字式电子钟又有其体积小、重量轻、走时准确、结构简单、耗电量少等优点而在生活中被广泛应用，因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。
多功能数字钟采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。
具有时间显示、走时准确、显示直观、精度、稳定等优点。
电路装置十分小巧,安装使用也方便。
同时在日期中，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱设计目的（1）.让学生掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；（2）. 进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；（3）. 提高电路布局﹑布线及检查和排除故障的能力；（4）.培养书写综合实验报告的能力设计要求（1）设计一个有“时”、“分”、“秒”（12小时59分59秒）显示，且有校时功能的电子钟。
北邮数字逻辑课程设计实验报告(可编辑)
北邮数字逻辑课程设计实验报告（可编辑）(文档可以直接使用，也可根据实际需要修改使用,可编辑推荐下载）实验四：电子钟显示一、实验目的（1）掌握较复杂的逻辑设计和调试。
（2）学习用原理图+VHDL语言设计逻辑电路。
（3）学习数字电路模块层次设计。
（4）掌握ispLEVER 软件的使用方法。
（5）掌握ISP 器件的使用。
二、实验所用器件和设备在系统可编程逻辑器件ISP1032 一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B 数字电路实验系统一台三、实验内容数字显示电子钟1、任务要求(1)、时钟的“时”要求用两位显示;上、下午用发光管作为标志；(2)、时钟的“分”、“秒”要求各用两位显示；(3)、整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位；(4)*、系统要有闹钟部分，声音要响5秒（可以是一声一声的响，也可以连续响）。
VHDL源代码：LIBRARY ieee;----主体部分-ENTITY clock isport(clk,clr,put,clk1 : in std_logic; -- clr 为清零信号，put 为置数脉冲，clk1 为响铃控制时钟choice : in std_logic; --用来选择时钟状态的脉冲信号lighthour : out std_logic_vector(10 downto 0);lightmin : out std_logic_vector(7 downto 0);lightsec : out std_logic_vector(7 downto 0); --输出显示ring : out std_logic); --响铃信号end clock;--60进制计数器模块ARCHITECTURE func of clock iscomponent counter_60port(clock : in std_logic;clk_1s : in std_logic;putust : in std_logic;clr : in std_logic;load : in std_logic;s1 : out std_logic_vector(3 downto 0);s10 : out std_logic_vector(3 downto 0);co : out std_logic);end component;--24进制计数器模块component counter_24port(clock : in std_logic;clk_1s : in std_logic;putust : in std_logic;clr : in std_logic;load : in std_logic;s1 : out std_logic_vector(3 downto 0);s10 : out std_logic_vector(6 downto 0));end component;signal sec,a:std_logic; --- 2 分频产生1s信号signal l1,l2,l3:std_logic; ---判定对时间三部分修改signal c1,c2:std_logic; ---进位信号signal load:std_logic_vector(1 downto 0);signal temp:integer range 0 to 2499;signal temp1:integer range 0 to 95; --计数信号signal sec_temp:std_logic_vector(7 downto 0);--总进程beginu1 : counter_60 port map (sec,sec,put,clr,l1,sec_temp(3 downto 0),sec_temp(7 downto 4),c1); u2 : counter_60 port map (c1,sec,put,clr,l2,lightmin(3 downto 0),lightmin(7 downto 4),c2);u3 : counter_24 port map (c2,sec,put,clr,l3,lighthour(3 downto 0),lighthour(10 downto 4)); lightsec(7 downto 0)<=sec_temp(7 downto 0);--状态转换process (choice)beginif (choice'event and choice='1') thencase load iswhen "00" => l1<='0'; --非修改状态l2<='0';l3<='0';load<="01";when "01" => l1<='0'; --此状态下对小时进行修改l2<='0';l3<='1';load<="10";when "10" => l1<='0'; --此状态下对分钟进行修改l2<='1';l3<='0';load<="11";when others => l1<='1'; --此状态下对秒进行修改l2<='0';l3<='0';load<="00";end case;end if;end process;--计数进程process(clk)beginif (clk'event and clk='1') then --分频if (temp=2499) thentemp <= 0;sec<=not sec;elsetemp <= temp+1;end if;end if;end process;--响铃进程process(clk1)beginif(clk1'event and clk1='1') thenif (temp1=95) thentemp1<=0;a<=not a;elsetemp1<=temp1+1;end if;end if;end process;ring<=a when (c2='1' and sec_temp<5 and sec='1') else --5s整点响铃'0';end func;library IEEE;entity counter_60 isport (clock : in std_logic; --计数信号，即低位的进位信号或时钟脉冲信号clk_1s : in std_logic; --周期1s 的时钟信号putust : in std_logic; --调表置数信号clr : in std_logic; --清零load : in std_logic; --判定信号s1 : out std_logic_vector(3 downto 0); --计数器的个位s10 : out std_logic_vector(3 downto 0); --计数器的十位co : out std_logic );end counter_60;if(load=1 ) --防止脉冲产生进位co_ temp<=’0’;architecture func of counter_60 issignal s1_temp: std_logic_vector(3 downto 0);signal s10_temp : std_logic_vector(3 downto 0);signal clk,co_temp : std_logic;beginclk<=clock when load='0' elseputust;process (clk,clr)beginif (clr='1') thens1_temp <= "0000";s10_temp <= "0000";elsif (clk'event and clk='1')then --进位判断if (s1_temp=9) thens1_temp <= "0000";if (s10_temp=5) thens10_temp <= "0000";co_temp<='1';elseco_temp<='0';s10_temp <= s10_temp+1;end if;elseco_temp<='0';s1_temp <= s1_temp+1;end if;end process;s1 <= s1_temp when (clk_1s='1'or load='0') else"1111";s10 <= s10_temp when (clk_1s='1' or load='0') else"1111";co <= co_temp when (load='0') else'0';end func;library IEEE;--24进制计数器entity counter_24 isport(clock : in std_logic; --计数信号clk_1s : in std_logic; --周期1s 的时钟信号putust : in std_logic;clr : in std_logic; --清零信号load : in std_logic; --判定信号s1 : out std_logic_vector(3 downto 0); --计数器的个位s10 : out std_logic_vector(6 downto 0)); --计数器的十位end counter_24;architecture func of counter_24 issignal s1_temp : std_logic_vector(3 downto 0);signal s10_temp : std_logic_vector(1 downto 0);signal clk : std_logic;beginclk<=clock when load='0' elseprocess (clk,clr)beginif (clr='1') thens1_temp <= "0000";s10_temp <= "00";elsif (clk'event and clk='1') thenif (s1_temp=3 and s10_temp=2) then s1_temp <= "0000";s10_temp <= "00";elsif (s1_temp=9) thens1_temp<="0000";s10_temp<=s10_temp+1;elses1_temp <= s1_temp+1;end if;end if;end process;--显示进程process(s10_temp)beginif (clk_1s='1' or load='0') thencase s10_temp iswhen "00" => s10<="1111110";when "01" => s10<="0110000";when "10" => s10<="1101101";when others => null;end case;elses10<="0000000";end if;end process;s1 <= s1_temp when (clk_1s='1' or load='0') else"1111";end func;四、实验小结：注意当时钟处于被修改状态时，即对时、分、秒的值进行修改时，不应产生进位，产生很多莫名其妙的错误，如修改后有进位（分钟为00）时，或者自行到整点响铃后，再次给脉冲会进位的情况。
课程设计_数字电子钟设计报告
课程设计_数字电子钟设计报告第一篇：课程设计_数字电子钟设计报告数字电子钟设计报告数字电子钟设计报告目录1．实验目的 (2)2．实验题目描述和要求 (2)3．设计报告内容...........................................................................2 3.1实验名称.................................................................................2 3.2实验目的.................................................................................2 3.3实验器材及主要器件..................................................................2 3.4数字电子钟基本原理..................................................................3 3.5数字电子钟单元电路设计、参数计算和器件选择..............................3-8 3.6数字电子钟电路图.....................................................................9 3.7数字电子钟的组装与调试............................................................9 4．实验结论.................................................................................9 5．实验心得 (10)参考文献 (10)数字电子钟设计报告一简述数字电子钟是一种用数字显示秒，分，时，日的计时装置，与传统的机械相比，它具有走时准确，显示直观，无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站，码头，机场等公共场所的大型数显电子钟。
电子钟设计实验报告
数电课程设计实验报告班级：通信工程1001班姓名：XX学号：、、、、、、、、数字钟的设计与制作一、设计任务本次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。
通过本次课程设计，进一步加强数字电路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计、组装、调试及故障排除的方法。
二、设计要求1.设计一台可以显示时、分、秒的数字钟。
2.具有校时功能，可以对时、分秒单独校时。
3.具有整点报时功能。
3.要求电路主要采用中小规模数字集成电路来实现。
三、工作原理数字电子钟由秒信号发生器。
“时、分、秒”计数器、译码显示器、校时电路、整点报时电路等组成。
秒信号发生器主要由555振荡器分频后得到；秒、分都是60进制，故由60进制计数器构成；时为24进制，即由24进制计数器构成；显示部分由译码和数码显示构成，将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位数码管显示出来。
校时电路和整点报时电路由门电路和开关等构成。
1、秒脉冲信号发生器秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。
由振荡器与分频器组合产生秒脉冲信号。
●振荡器: 通常用555定时器与RC构成的多谐振荡器，输出2KHz脉冲。
●分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电路所需要的信号，选用六片进行CC4518，因为每片为1/10分频器，三片级联刚好获得2Hz脉冲，再经过二分频得到标准1HZ脉冲，其余两片构成两个二分频得到1KHZ和500HZ脉冲供整点报时用，其电路图如下：图2 秒脉冲信号发生器2、秒、分、时计数器的设计秒、分计数采用60进制计数器、时采用24进制计数器。
他们都是8个BCD码输出，一个进位输出，一个时钟脉冲输入。
在设计层次电路时，皆可以设计为一个输入端，9个输出端。
在Multisim 仿真软件中，按照模块化化设计，不但将复杂的电路图变简单，而且更加直观，便于检测调试。
数字电子钟课程设计报告
数字电子钟课程设计报告数字电子钟课程设计报告一、选题背景数字电子钟是一种普及程度很高的电子产品，其在日常生活中的重要性不言而喻。
在学习数字电路的过程中，数字电子钟是一个非常典型的应用案例，可以帮助学生更好地理解数字电路的原理和应用。
二、课程设计目标本课程设计的主要目标是：1. 学生能够掌握数字电子钟的基本原理和电路结构2. 学生能够自主设计并构建数字电子钟电路3. 学生能够理解数字电子钟在实际生活中的应用，并且能够从中感受到数字电路技术的魅力三、课程设计内容1. 理论学习本课程将首先讲解数字电子钟的基本原理和电路结构，包括时钟芯片的选用、时钟电路的设计、数字显示电路的设计等方面。
通过理论学习，学生可以对数字电子钟的工作原理和电路结构有一个全面的了解。
2. 实验设计接下来，本课程将进行实验设计，学生将分小组独立完成数字电子钟的设计和构建。
实验设计的过程中，学生需要针对不同的实验条件和实验要求，自行设计和调整电路结构，并通过实验验证电路的正确性和稳定性。
3. 总结与展示在实验完成后，学生将汇报课程设计成果，并且进行总结和反思。
学生需要重点总结电路设计过程中遇到的问题和解决方法，以及从实践中收获到的重要体验。
通过总结和反思，学生能够更加深入地理解电路设计和数字电路技术的重要性，并且在今后的学习和实践中能够更好地运用数字电路技术。
四、课程设计要点在本课程设计的过程中，需要重点关注以下要点：1. 实验设计过程中，要求学生充分考虑电路的实用性和稳定性，保证设计方案的可行性；2. 实验完成后，学生需将电路仿真结果量化分析和实验结果验收结合进行总结，分析总结即造福于以后自己的项目和竞赛等；3. 在课程过程中，老师需要及时对学生进行指导和鼓励，引导学生积极探索和创新，激发学生的学习兴趣和创造力；4. 课程设计要求学生具备一定的电子技术基础，具体的要求可以根据学生的实际情况制定。
五、课程实施方案课程设计分为三个阶段：理论学习阶段、实验设计阶段和总结与展示阶段。
数字电子钟设计报告(显示、调整、报时、万年历、闹钟、秒表)
目录一、引言 (2)二、方案论证选择 (3)2.1设计要求 (3)1.基本要求 (3)2.发挥部分 (3)2.2系统框图 (3)分钟+调整 (3)秒钟 (3)时钟+调整 (3)秒表 (3)闹钟功能 (3)定时报闹 (3)万年历功能 (3)三、电路仿真与设计 (4)3.1核心芯片及芯片管脚图 (4)3.2时、分计数电路模块设计 (4)3.3切换电路模块设计 (5)3.4调整电路模块设计 (6)（1）方案一：利用74125的三态。
(6)（2）方案二：利用74162的置数端（LOAD），置数调整。
(7)3.5整点报时电路模块设计 (8)3.6秒表电路模块设计 (9)3.6定时报闹电路模块设计 (11)3.7万年历电路模块设计 (12)四、遇到的问题.......................................................................... 错误！未定义书签。
五、心得体会.............................................................................. 错误！未定义书签。
一、引言电子钟亦称数显钟（数字显示钟），是一种用数字电路技术实现时、分、秒计时的装置，与机械时钟相比，直观性为其主要显著特点，且因非机械驱动，具有更长的使用寿命，相较石英钟的石英机芯驱动，更具准确性。
电子钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及车站、码头、剧院、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大地方便。
相对于其他时钟类型，它的特点可归结为“两强一弱”：比机械钟强在观时显著，比石英钟强在走时准确，但是它的弱点为显时较为单调。
数字钟的核心即数字电子技术课程中有关时序逻辑电路、组合逻辑电路的内容。
这些也是我们学电子的学生应该掌握的最基本知识。
通过这次试验，不仅可以加深我对数字电子技术课程的理解，也可以提高自己的动手能力以及实际问题中解决问题的能力，培养对数字电子技术的兴趣。
数字电子钟设计电子设计课程设计报告
数字电子钟设计电子设计课程设计报告电子技术课程设计报告——数字电子钟设计学院:课程：小组成员：姓名：学号：指导老师：日期:一、选择课题数字电子钟二、选题意义和技术指标及设计要求1、数字电子钟设计的意义：数字电子时钟早已成为人们生活中不可缺少的必需品，广泛用于个人家庭及车站、码头、剧院和办公室等公共场所，给人们的生活、工作、学习以及娱乐带来了极大的方便。
由于数字集成电路技术的发展使数字钟具有走时准确、性能稳定、携带方便等优点。
而且它还用于计时、自动报时及自动控制等各个领域。
数字电子时钟是采用数字电路实现对时、分、秒数字显示的计时装置，数字钟的精度、稳定度远远的超过老式的机械钟表，并且与机械时钟相比具有更高的准确性和直观性，因此具有更广泛的应用。
2、数字电子钟的设计要求1）数字电子钟的最基本计时功能要保证正常计时；2）数字电子钟需要有校时部分以防止走时不准，能做到快速调整时间；3）数字电子钟需要有整点报时功能以提醒整点时间的到来；4）尽量设计电路时要做到简洁人性化，尽量避免复杂的操作。
3、数字电子钟设计的目的1）熟练掌握我们半年来所学习的数字电子技术基础知识；2）通过设计电路，提高对各种集成电路芯片的认识与理解程度；3）熟悉逻辑电路的特点；4）学会熟练使用电路仿真软件如Multisim的使用；5）提高查找电路故障的能力，培养科学严谨的学习习惯。
4、数字电子钟的技术指标1）设计信号发生器并产生1HZ频率的时钟脉冲信号；2）使用7段数码管实现精准的“时”、“分”、“秒”显示计时；3）以24小时为一个循环计数周期；4）具有手动校时功能，可以随时调整时间防止时间走时不准。
三、电路设计原理分析1、整体设计方案数字电子钟是一种时许组合逻辑电路。
原理图如下：该系统由信号发生器、计数器、译码器、显示数码管等几部分组成。
该系统的工作过程是：信号发生器产生稳定的脉冲信号，输出的信号频率为1HZ，作为数字电子钟的基准信号。
数电课程设计报告-数字电子钟东北大学
数电课程设计报告-数字电子钟东北大学第一篇：数电课程设计报告-数字电子钟东北大学课程设计报告设计题目：数字电子钟设计与实现班级：学号：姓名：指导教师：设计时间：摘要数字时钟已成为人们日常生活中必不可少的必需品，广泛于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便。
由于数字集成电路技术的发展采用了先进的三石英技术，使数字时钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。
尽管目前市场上已有现成的数字时钟电路芯片出售，价格便宜、使用也方便，但鉴于数字时钟电路的基本组成包含了数字电路的组成部分，因此进行数定时钟的设计是必要的。
在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来增养我们的综合分析和设计电路的能力。
本次设计以数字时钟为主，实现对时、分、秒数字显示的计数器计时装置，周期为24小时，显示满为23时59分59秒并具４有校时功能的数电子时钟。
电路主要采用中规模的集成电路，本电路主要脉冲产生模块、校时模块、两个六十进制模块（分、秒）、一个二十四进制模块（时）和一个报时逻辑电路组成。
时、分、秒再通过BCD-7段译码显示屏显示出来。
关键词：计数器译码器校时目录概述2 课程设计任务及要求2.1 设计任务2.2 设计要求3 理论设计3.1方案论证3.2 系统设计3.2.1 结构框图及说明3.2.2 系统原理图及工作原理3.3 单元电路设计3.3.1秒脉冲电路设计3.3.2时、分、秒计数器电路3.3.3校时电路3.3.4译码显示电路3.3.5定时电路设计4.软件仿真4.1 仿真电路图4.2 仿真过程4.2 仿真结果5.结论6.使用仪器设备清单7.参考文献。
8.收获、体会和建议。
5 5 8 10 11 13 15 16181919202.课程设计及要求2.1设计任务数字电子时钟是一种用数字电路技术实现“时”、“分”、“秒”计时的装置。
数字逻辑电路课程设计
课程设计任务2 课程设计任务2：校时
2、能利用实验系统上的按键实现“校时”、“校分”功能 (1) 按下“SA”键时，计时器迅速递增，并按24小时循环。 计 满23小时后再回00； (2) 按下“SB”键时，计时器迅速递增，并按60分钟循环。 计 满59分钟后再回00；但不向“时”进位。 (3) 按下“SC” 键后，秒清零。 (4) 要求按下“SA”和“SB”均不会产生数字跳变 （“SA”、
按键、开关：
实验板有10个高低电平开关K1～K10和10个脉冲按键 S1～S10，每一组电平拨动开关和脉冲按键使用同一个 I/O口。拨动开关上方配有10个发光二极管D1-D10, 这 些发光管既可以作为电平按键输入指示, 也可作为脉冲 按键输入指示。
指示灯：
在实验板的上方有10个发光二极管L1～L10它们分别与 下载板上的I/O口相连。红、黄、绿灯可以用于做交通 灯等实验。这些发光二极管设计有保护电路，当相应 的I/O管脚输出逻辑高电平‘1’，发光二极管点亮，当 管脚输出为逻辑低电平‘0’时，发光二极管熄灭。
EP1K30TC144EP1K30TC144-3下载板部分管脚锁定
1、计时模块（三个计数器）
时 24
分 60
CP=1hz
秒 60
2、显示模块（静态显示）
时 24
七段显示 译码器1 七段显示 译码器2
分 60
七段显示 译码器3
七段显示 译码器4
CP=1hz
秒 60
七段显示 译码器5
七段显示 译码器6
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字逻辑电路—课程设计报告数字逻辑课程设计报告-----多功能数字钟的实现一．设计目的：1.学会应用数字系统设计方法进行电路设计。
2.进一步提高MaxplusII软件开发应用能力。
3.培养学生综合实验能力。
二．实验仪器与器材：1、开发软件 MaxplusII软件2、微机3、ISP实验板 SE_3型ISP数字实验开发系统4、打印机三．实验任务及要求设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。
1）用M6M5进行24进制小时的显示；2）用M4M3进行60进制分的显示；3)用M2M1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下SA键时，计时器迅速递增，按24小时循环，并且计满23时回到00。
2)按下SB键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下SC，秒清零。
要求按下“SA”或“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须对“SA”“SB”进行消抖动处理。
）3.能利用实验板上的扬声器作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500Hz。
2）到达59分60秒时为最后一声整点报时。
整点报时的频率为1Kz。
4.能闹时1）闹时的最小时间间隙为10分钟。
2）闹时长度为1分钟。
3）闹时声响是单频的。
5．用MaxplusII软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言实现各模块的功能，然后再画出该电路的顶层图。
2）消抖电路可以通过设计一个D触发器来实现，SA、SB、SC等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、显示功能、多路选择功能、分频功能、报时功能和闹时等功能模块都用VHDL语言实现。
简单的与非门是调用系统内部的元件。
四、设计说明多功能数字钟的顶层图为：模块功能如下：1. 计数器、分计数器、时计数器组成了最基本的数字钟计时电路，其输出本应都连接到一个六选一多路选择器上，作为该选择器的输入。
但由于考虑到之后的闹时模块有一个时间比较模块，故而将计数器的所有时间输出都先连接到比较器上，然后再连接到六选一的多路选择器上。
2. 频率分频器可分频出标准的1Hz频率信号，用于秒计数的时钟信号；分频出4Hz频率信号，用于校时，校分的快速递增信号。
分频出的64Hz频率信号用于对按动“校时”、“校分”按键消除抖动。
3．select2_1_31是二选一数据选择器，用于对校时、校分与正常计时的选择。
4. D触发器实际上是用来完成消除抖动的。
64Hz作为该触发器时钟，SA、SB、SC是包含着抖动的输入信号，而模块的输出则是一个边沿整齐的输出信号。
5.整点报时电路需要500Hz通过一个组合电路完成功能，前五声讯响功能报时电路还需用一个触发器来保证整点报时的时间为1秒。
6、闹时模块闹时时间长度为1分钟，频率为512Hz。
是由一个时间设定模块和一个时间比较模块来完成的。
五框图及相关模块说明：1、总体框图：说明：程序在编译后进行下载，自动进入计时状态，sa,sb可分别调时、分两个状态；sc用来对秒进行清零操作；set用来调节闹钟的时间，当set拨开时，sa、sb分别调闹时的时、分两个状态，当set关闭时，sa、sb分别调正常计时的时、分的两个状态；se用于快速结束闹铃，即可以实现提前终止闹铃的功能。
2、模块说明：1计时模块：a计时模块VHDL源程序:计时模块主要完成正常计时功能，它通过小时分钟和秒的关系来完成计时。
即由两个模60的计数器和一个模24的计数器，经过联合来完成，其联系模块可在顶层图中看出。
计时模块的VHDL源程序为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_31 is -----分和秒的计数port (clk:in std_logic;clear:in std_logic;c:out std_logic;k1,k0:out std_logic_vector(3 downto 0));end cnt60_31;architecture cnt of cnt60_31 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk,clear)beginif(clear='1')thenq1<="0000";q0<="0000";c<='0';elseif(clk'event and clk='1')thenif(q1="0101" and q0="1001")then-----到59q1<="0000";q0<="0000";c<='1';elsif(q1<"0101" and q0="1001")thenq0<="0000";q1<=q1+'1';c<='0';elsif(q0<"1001") thenq0<=q0+'1';end if;end if;end if;k1<=q1;k0<=q0;end process;end cnt;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour24_31 isport (clk:in std_logic;h1,h0:out std_logic_vector(3 downto 0)); end hour24_31;architecture hour of hour24_31 issignal q1,q0:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clk'event and clk='1')thenif(q1="0010" and q0="0011")thenq1<="0000";q0<="0000";elsif(q0="1001")thenq0<="0000";q1<=q1+'1';elseq0<=q0+'1';end if;end if;h1<=q1;h0<=q0;end process;end hour;2校时模块：a 校时模块最初的图形：3整点报时模块：59’50’‘起OR SPEAKER 整点a整点报时模块VHDL源程序:此模块主要完成整点的报时功能。
它通过对预设的时间和计时的时间的比较来完成整点报时，当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500Hz。
到达59分60秒时为最后一声整点报时。
整点报时的频率为1Kz。
该模块的VHDL代码为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alert_31 isport(m1,m0,s1,s0:in std_logic_vector(3 downto 0);siga,sigb:out std_logic);end alert_31;architecture alert of alert_31 isbeginsiga<='1'when(m1="0101" and m0="1001" and s1="0101" and (s0="0000" or s0="0010" or s0="0100" or s0="0110" or s0="1000"))else'0';sigb<='1'when(m1="0000" and m0="0000" and s1="0000" and s0="0000")else'0'; end alert;b报时生成器件图:本模块端口说明：m1，m0,s1,s0分别为分和秒的高低位的输入；siga,sigb分别为500hz 和1khz鸣叫的控制信号。
功能实现：定义一个以m1、m0、s1、s0为敏感信号的一个比较进程，在进程判断分是否为59分，若是则判断秒的高位是否是5，若是则如果秒的低位为0、2、6、8则siga为1；若分不是59则判断分和秒是否都为0，若都为0则sigb为1。
4分频模块：a分频生成器件图：计数器1计数器2计数器3CLK1KHZ 500HZ 1HZb源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin_31 isport (clk:in std_logic;hz512,hz256,hz64,hz4,hz1:out std_logic);end fenpin_31;architecture fenpin of fenpin_31 issignal cc: std_logic_vector(9 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif(cc="1111111111")thencc<="0000000000";elsecc<=cc+1;end if;end if;end process;hz512<=cc(0);hz256<=cc(1);hz64<=cc(3);hz4<=cc(7);hz1<=cc(9);end fenpin;C分频仿真波形图：模块说明：由于clk的频率为1024hz，所以可以定义一个std_logic_vecture(9 downto 0),使它不停地从0000000000加到1111111111然后又返回000000000，由于最低位在clk脉冲到来时从0变成1，然后又在下一个脉冲变回0，因此最低位的时钟周期为clk的时钟周期的两倍，它的频率就为clk频率的1/2即512HZ。