第二章 微型计算机的内部接口

浮点处理单元：相当于将80386和80387集成 在一个芯片内。
高速缓存：8KB Cache，片内高速缓存。 RISC技术：降低了每条指令执行时间。 突发式总线的总线技术：即给出一个地址后，
与其相关的一组数据（256B）都可以 进行输入输出操作。
第二章 微型计算机的内部接口
2.1 微处理器的发展概况 2.2 80386、80486微处理器 2.3 80386/80486与存储器的接口
虚拟存储器技术：在内存储器和外存储器之间增加 一定的软件和硬件支持，形成一个有机的整体。 将程序预先放在外存，由系统软件统一调度和 管理，按照某种置换算法将程序依次调入内存 中执行。从使用者的角度看，是一个速度接近 内存而容量且与外存相当的虚拟存储器。
2.2 80386、80486微处理器
2.2.180386的内部结构
SU 逻辑地址》线性地址
线性地址 PU 线性地址》物理地址
物理地址 BIU 总线请求判优 数据地址判优 控制信号驱动
MMU • 双流水线 • SU\PU MM • 支持多任务
MEM
I/O
2.2 80386、80486微处理器
2.2.180386的内部结构
80386--体系结构（1）
采用流水线和指令重叠执行技术；存储 体管理分段分页保护技术；片内存储管 理技术；虚拟存储器技术；----支持微机 环境下的多用户多任务操作系统。
第二章 微处理器
2011/10 东北大学 计算机系统研究所
第二章 微处理器
2.1 微处理器的发展概况 2.2 80386/80486微处理器 2.3 80386/80486与存储器的接口
2.4 智能存储器控制器82C212 2.5 高速缓存控制器82385
习题
2.1 微处理器的发展概况
8080：8位DB，16位AB，2MHz。 8086/8：1978年，16位/8位DB，20位AB，4.77MHz，由EU和
Pentium（586）：1993年，32/64位DB，32位AB， 60~200MHz。超标量双流水线结构，双8KB Cache，分 支预测，高性能浮点处理部件和多媒体处理部件，页面
大小任选，指令固化，电源管理等。
Pentium Pro，P II，P III，P 4， …… 36位AB，3条大 规模流水线，（MMX）3D NOW！，L1、L2 Cache，…… *上网查一下，目前的CPU的相关信息。
习题
2.3 CPU与存储器的接口
地址译码器：对地址总线上的地址信号进行译码，产 生存储器芯片的片选信号。如TTL芯片，GAL或 PAL 芯片。
地址锁存器：锁存地址信号。当地址信号与其它信号 分时复用时，或地址信号在整个总线周期内需要保 持时，无论是送到译码器还是送到存储器芯片上的 地址信号，均需要锁存。
2.2 80386、80486微处理器
2.2.180386的内部结构
80386的流水线（3）
指令流水线：由BIU、IPU、IDU和EU构成，各 部件独立并行工作。BIU控制32位DB和32位 AB的信息传输，实现指令和数据的存取； IPU在总线空闲时从MEM中读取指令放入 16B指令预取队列；IDU从中取出指令并将其 译为内部代码，放入3条指令长度的先进先出 译码指令队列；EU在当前指令接近完成时， 就启动下一条指令的微程序。
中断句柄 (代码,堆栈)
32位基地址和16位界限值
局部描述符表 (LDT)….
2.2.1 80386的内部结构 2.2 80386、80486微处理器
80386的描述符表（4）
32位基地址和16位界限值
陷阱门段选择子 调用门段选择子
LDT
局部描述符表 (LDT)
段描述符
调用门
异常句柄 (代码,堆栈)
INTR，NMI：中断请求信号（后者为可屏 蔽）， 表示有外部设备向CPU提出中断请求。
2.2 80386、80486微处理器
2.2.3 80386的引脚
M/IO：存储器/IO操作。W/R：读/写信号。二 者结合可产生MEMR、MEMW、IOR和IOW。
D/C：数据/控制信号。如输入中断向量，则为控 制信号。
10位
x4
10位
674H
x4 8D4H
物理地址
010H +
00005H
000058D4H
+ 0003C
H
0003C674 H+
1页
CR3 00000000
页组目录表
页表
0003C000H MEM
2.2 80386、80486微处理器
2.2.2 80386内部寄存器
通用寄存器：原寄存器前加一个E，即EAX…，这样 AH、AL、AX、EAX都可以用，从而实现向下兼容。
SU地址的转换（6）
48位逻辑地址
16位段选择子
32位偏移量
13位索引 T1 RPL
GDT
T1=0
T1=1
LDT
32位段基址
32位段基址
+ 线性地址
2.2.1 80386的内部结构
2.2 80386、80486微处理器
32位线性地址
PU地址的转换（7）
00000001001000110101011001110100
数据收发器：主要是提高数据总线的驱动能力，另外 三态门也有控制数据流向的作用。这两种一般都由 TTL电路构成。 DRAM刷新：为节约成本内存一般是由DRAM 组成，它需要每隔一定时间进行刷新，否则信 息会丢失。
2.2 80386、80486微处理器
2.2.1 80386的内部结构
80386两级存储管理（5）
分页管理：每页4KB。在多任务系统中，只须把 每个活动任务的少量页面放在存储器中。PU用 页组目录项表和页表实现地址转换。前者中每 一项对应一个页表，页表中每一项对应物理存 储器中的一页。
2.2.1 80386的内部结构 2.2 80386、80486微处理器
BIU组成，40pin DIP。 80286：1982年，16位DB，24位AB，8~20MHz，由EU、 AU、、
BU和IU组成（流水线）。实地址模式和保护（的虚地址）模式。 80386：1985年，32位DB，32位AB，16~50MHz，由IPU、IDU、
EU、SU、 PU、和BIU组成（双流水线）。实地址模式，保护模式 和虚拟8086模式（同时模拟多个8086CPU）。 80486：1989年，32位DB，32位AB，40~100MHz，由8个基本部 件组成。实地址模式，保护模式和虚拟80286模式。8KB Cache， 数字协处理器，突发的总线方式，RISC技术。
2.2 80386、80486微处理器
2.2.180386的内部结构
80386--体系结构（1） 流水线（pipeline）技术：将每条指令分 解成多步，并且不同指令的各步重叠操 作，以实现几条指令的并行操作，加速 程序的执行速度。
2.2 80386、80486微处理器
2.2.180386的内部结构 80386--体系结构（1）
LOCK：总线锁定信号。禁止其它主控设备的总线 请求权。
ADS：地址状态信号。表示总线周期信号有效， 地址及控制信号（W/R、M/IO、D/C等）正 在发出。 READY，BUSY，PEREQ，BS16，RESET， CLK：略。
2.2 80386、80486微处理器
2.2.4 80486----增加的部分
2.2.2 80386内部寄存器
系统地址寄存器： TR 、 LDTR、 GDTR、IDTR。 TR（任务寄存器）：提供任务状态段TSS在内存中 的位置。任务通常就是进程或应用程序。 LDTR（局部描述符表寄存器）：保存LDT的基地 址和属性等。 GDTR（全局描述符表寄存器）：保存GDT的基 地址和属性等。 IDTR（中断描述符表寄存器）：保存IDT的基地 址和属性等。
保护过程 (代码,堆栈)
……
2.2 80386、80486微处理器
2.2.1 80386的内部结构
80386两级存储管理（5）
分段管理：三种描述符表，GDT、LDT和IDT， 前两个给出段基址，后一个给出中断服务子程 序入口。这些表都放在存储器中，每个描述符 8B，选择子的前13位是此段对应的描述符在 表中的索引地址。系统中设置一个公用的GDT， 再为每一个任务建一个LDT，和所有任务有关 的公用段（通常为操作系统使用的）的描述符 放在GDT中。LDT也看成一个特殊的段。
2.2 80386、80486微处理器
2.2.180386的内部结构
80386的三种工作方式（2）
虚拟8086方式：在保护方式下通过软件可切 换到虚拟8086方式。可执行8086程序； 段寄存器左移4位加偏移量为线性地址；寻 址空间为1MB，可分页；在多任务系统中， 可将其中一个或多个任务使用虚拟8086方 式，；程序在最低特权级上（3）运行，某 些特权指令不能使用。
第二章 微型计算机的内部接口
2.1 微处理器的发展概况 2.2 80386、80486微处理器 2.3 80386/80486与存储器的接口
习题
2.2 80386/80486微处理器
2.2.1 80386的内部结构
IPU 16B指令预取队列
指令 IDU 指令译码队列（3条）
内部代码 EU ALU和寄存器
2.2 80386、80486微处理器
2.2.180386的内部结构
80386的三种工作方式（2）
保护方式：在实地址方式下初始化后即转到保护方 式（存储器的保护）。存储器采用虚拟地址方式， 寻址机构通过一种描述符表的数据结构来实现对 内存单元的访问；程序中使用的为逻辑地址空间， 利用MMU将外存（如磁盘）的有效地址映射到 内存，使逻辑地址空间大大超过实际物理地址空 间；具有4级保护功能，可实现程序之间、用户 程序与操作系统之间的隔离和保护。