组合逻辑电路加法器二

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常用组合逻辑电路

Y3 A0A1 A0A1 A0A1 A0 A1 A0A1
逻辑图
Y0 A0A1 A1 A0
Y1 A0A1 1 1
Y2 A0A1
Y3 A0A1
&
Y3
&
Y2
&
Y1
&
Y0
2-4线译码器74LS139的内部线路
A1
1
A0 输入
1 1
&
Y3
&
Y2
&
输出
Y1
&
Y0
S
加了1个控制端
74LS139的功能表
9十个数字。
8421BCD码编码表
输出输入 Y3 Y2 Y1 Y0
0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 5 (I5) 6 (I6) 7 (I7) 8 (I8) 9 (I9)
00 00 00 01 00 10 00 11 01 00 01 01 01 10 01 11 10 00 10 01
T4147 编码器功能表
输入（低电平有效）
输出（8421反码）
I9 I8 I7 I6 I5 I4 I3 I2 I1 Y3 Y2 Y1 Y0
1 1 11 11111 0 1 0 1 1 0 1 1 10 1 1 1 1 0
1111 0110 0111 1000 1001 1010
4位
Q0 Q1 Q2 Q3
1
0 0 1
译码器
码
0a
0 0 0 1 0 0
cb ed
f
g
7个
(共阳极)
七段显示译码器状态表
输入
a
Q3 Q2 Q1 Q0

组合逻辑电路设计与测试(加法器) (2)

实验四组合逻辑电路的设计与测试（表决器）一、实验目的掌握组合逻辑电路的设计与测试方法二、实验设备与器件1、＋5V直流电源2、逻辑电平开关3、逻辑电平显示器4、直流数字电压表芯片：74LS20 74LS00 74LS10三、实验原理1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。

设计组合电路的一般步骤如图4－1所示。

图4－1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。

然后用逻辑代数或卡诺图化简法求出简化的逻辑函数表达式。

并按实际选用逻辑门的类型修改逻辑表达式。

根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。

最后，用实验来验证设计的正确性。

三、实验内容1、设计一个3人表决器，要求用与非门组成。

设计过程：（1）、列出真值表：输入输出A B C Y0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1(2)、根据真值表写出函数表达式:Y ＝C A B A C B A C B ++＋ABC (3)、卡诺图化简：Y ＝AB+AC+BC (4)、化为与非形式Y ＝C A B AC B ⋅⋅ (5)、根据表达式画出原理图，如图4-3所示。

图4－2 3人表决器原理图（6）、验证并测试所设计的逻辑电路是否符合要求，并记录测试结果。

输入输出A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 12、用“与非”门设计一个4人表决电路。

当四个输入端中有三个或四个为“1”时，输出端才为“1”。

设计步骤：根据题意列出真值表如表3－1所示，再填入卡诺图表4－2中。

表4－1D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1表4－2DA00 01 11 10BC0001 111 1 1 110 1由卡诺图得出逻辑表达式，并演化成“与非”的形式Z＝ABC＋BCD＋ACD＋ABD＝根据逻辑表达式画出用“与非门”构成的逻辑电路如图3－2所示。

数字电子技术第三章组合逻辑电路

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3.2.2 二进制编码器
由于每次操作只有一个输入信号，即输入IR、IY、IG 具有互斥性，根据表3.5，将输出变量取值为1对应的输入变量相加，可得输出Y1、Y0与输入IR、IY、IG之间的逻辑关系表达式如下。
Y0 = IR + IG Y1 = IY + IG
对Y1、Y0两次取非，得
5. 断开开关S1、S2，观察发光二极管的发光情况，记录观察到的结果。
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3.3.1 任务描述
图3.18所示是开关S1闭合、S2断开时，观察到的现象。
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图3.18 闭合S1、断开S2时观察到的现象
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3.3.2 二进制译码器
1. 译码器的基本功能二进制译码真值表如表3.11所示。
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3.2.2 二进制编码器
表中的“×”号表示：有优先级高的输入信号输入时，优先级低的输入信号有输入还是无输入，不影响编码器的输出。
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3.2.2 二进制编码器
3. 集成8线-3线优先编码器集成8线-3线优先编码器74LS148、74LS348的引脚排列完全相同，如图3.12（a）所示。
第四步，判断逻辑电路的逻辑功能。其方法是：根据
真值表进行推理判断。在实际应用中，当逻辑电路很复杂
时，一般难以用简明扼要的文字来归纳其逻辑功能，这时
就用真值表来描述其逻辑功能。
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3.1.2 组合逻辑电路的分析
2. 分析举例【例3.1】试分析图3.1所示电路的逻辑功能。
解：画出图3.1所示电路的逻辑图如图3.4所示。

逻辑电路设计--加法器

“逢十六进一变成逢十进一”
6+7=13 非法码
加6修正
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
• BCD（8421）码加法器电路设计
0 1 1 F 0
F C S S S S S S S S S S S S S S S S 0 1 1 0 O 3 2 1 0 3 2 1 3 2 0 3 2 S S S S S S S S 2 2 0 3 1 0 3 1 C S S S S O 3 2 3 1
A B B C A C i i i i 1 i i 1
加法器（9）
全加器与全减器的比较：全加器和/差进位/借位
全减器
A B C i i i 1
A B C i i i 1
A B B C A C i i i i 1 i i 1
D
i
1
A B B C A C i i i i 1 i i 1
C (A B ) C ( A B ) i 1 i i i 1 i i
m(1,2,4,7) A B C i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
D A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C
i
由全加器实现的全减器电路

常用组合逻辑电路(3线—8线译码器 138)

常用组合逻辑电路(3线—8线译码器 138)3线—8线译码器是一种常用的数字电路，用于将一个三位二进制数映射到八个输出信号上。

它通常被用作地址译码器，将CPU发出的地址信号译码成与之对应的设备的CS（片选）信号。

以下是一些常见的组合逻辑电路及其应用：1. 2进制加法器2进制加法器是一种常见的电路，它用于将两个二进制数相加。

它的输入通常为两个二进制数和一个进位信号，输出为一个二进制数和一个进位信号，其中进位信号由前一位相加的进位和当前位的两个输入信号决定。

2进制加法器通常被用于CPU中的ALU（算术逻辑单元）中，实现加法操作。

2. 4位全加器4位全加器是一种电路，用于将四位二进制数相加。

它由四个2进制加法器组成，每个加法器的进位都与前一个加法器的进位相连。

4位全加器通常也被用于ALU中，实现更高精度的加法操作。

3. 反相器反相器是一种电路，将输入信号取反输出。

它通常由一个晶体管或MOS管构成，当输入信号为高电平时，电路关闭，输出为低电平；当输入信号为低电平时，电路开启，输出为高电平。

反相器在数字电路中有广泛应用，用于信号处理、计数器、寄存器等电路。

4. 与门与门是一种电路，当所有输入信号都为高电平时，输出为高电平；否则输出为低电平。

与门通常由两个PNP晶体管或两个NPN晶体管组成，输入信号通过两个晶体管的基极输入到集电极，当所有输入信号都为高电平时，晶体管都开启，输出信号为高电平。

5. 或门或门是一种电路，当任意一个输入信号为高电平时，输出为高电平；否则输出为低电平。

与门和或门是组合逻辑电路常用的基本逻辑门，它们可以通过多次组合实现更复杂的电路功能。

数字电路的基础知识几种常用的组合逻辑组件

（2-1）
加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的叠加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。
（2-2）
（1）半加器：
半加运算不考虑从低位来的进位
A---加数；B---被加数；S---本位和； C---进位。
设ABC每个输出代表一种组合。 b.由状态表写出逻辑式 c.由逻辑式画出逻辑图
（2-23）
2-4线译码器74LS139的内部线路
A1
A0 输入
S
控制端
&
Y3
&
Y2
输出
&
Y1
&
Y0
（2-24）
74LS139的功能表
S
A1 A0
Y0
Y1
Y2
Y3
1XX 1 1 1 1
0000111
0011011
0101101
（2-36）
0111110
“—”表示低电平有效。
（2-25）
74LS139管脚图
Ucc 2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
1S
1A0 1A1 1Y0 1Y1 1Y2 1Y3
1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
一片139种含两个2-4译码器
（2-26）
例：利用线译码器分时将采样数据送入计算机。
总线
三态门
EA 三态门
EB 三态门
EC 三态门
ED
A
B
C

组合逻辑电路全加器

执行机构控制
全加器可以用于控制执行机构，例如通过比较设定值与实际值的差异，控制执行机构的输出。
THANKS
感谢您的观看
Part
05
全加器的性能优化
运算速度的提升
01
02
03
减少信号传输延迟
通过优化电路布局和布线，减小信号在电路中的传输延迟，从而提高全加器的运算速度。
采用高速逻辑门
使用高速逻辑门，如 CMOS门，可以减少门电路的传输延迟，从而提高全加器的运算速度。
并行处理
采用并行处理技术，将多个全加器并行连接，可以同时处理多个输入信号，从而提高运算速度。
功耗的降低
降低门电路功耗
选择低功耗的逻辑门，如CMOS门，可以降低全加器的功耗。
减少信号翻转次数
优化电路设计，减少信号翻转次数，从而降低功耗。
动态功耗管理
采用动态功耗管理技术，根据实际需求动态调整全加器的功耗，从而达到节能的目的。
面积的优化
STEP 02
STEP 01
优化电路结构
采用标准单元
结果分析对测试结果进行Fra bibliotek析，判断全加器是否符合设计要求，并针对问题进行调试和优化。
Part
04
全加器的实现方式
硬件实现方式
集成电路实现
使用集成电路（IC）实现全加器是一种常见的方法。集成电路是将多个电子元件集成在一块芯片上，从而实现特定的功能。通过将多个门电路集成在一起，可以构建全加器。
晶体管实现
通过优化全加器的电路结构，减小其面积，从而减小芯片的制造成本。
STEP 03
减少元件数量
优化电路设计，减少元件数量，从而减小全加器的面积。

数字电路第四章组合逻辑电路

(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC

（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表，求出输出方程。解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普通编码器不同，优先编码器允许多个输入信号同时有效，但它只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n

[终稿]74LS283加法器

实验二组合逻辑电路实验—加法器
一、实验目的：
1.掌握加法器相关电路的设计和测试方法。

2.掌握常见加法器集成芯片使用方法。

二、实验原理：
在组合逻辑电路中任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。

常见加法器芯片：加减法电路
常见芯片74LS183，74LS283,等
三、实验内容
一、实现两个BCD码的加法运算。

要求：利用74LS283加法器来完成。

根据实验要求列出真值表：
根据真值表得出逻辑表达式：
Y=S4*S3+S4*S2设计电路如下：
字发生器内部参数：
逻辑分析仪结论：
二、实现两个四位二进制的减法
要求：利用74LS283加法器来完成。

要实现两个四位二进制的减法，只需把二进制码转化为对应的补码相加。

源码与补码：
设计电路图：
字发生器内部参数：
↑符号位
逻辑分析仪结论：
四、实验分析：
1、通过该实验，意识到自己对74LS283加法器的掌握还不过全面，实验设计过程中遇到很多困难。

经过自己的努力，对74LS283加法器有了进一步的了解。

2、实验对于组合逻辑电路的设计能力的考验很重视，通过实验可以加强这方面的能力。

3、在做加法时，易忽略进位端对实验结果的影响，需注意。

外，如果可以考虑到符号位就更好了！
4、在做减法时，对于二进制码转化为对应的补码的组合逻辑电路的设计尤为重要。

另。

组合逻辑电路(加法器)

Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
全加器的逻辑图和逻辑符号
Si m1 m2 m4 m7 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai ( BiCi 1 BiCi 1 ) Ai ( BiCi 1 BiCi 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
加法器
半加器和全加器
1、半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器.
半加器真值表 Ai Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
本位的和向高位的进位
Ai Bi
=1
Si Ci
加数
0 0 1 1
&
半加器电路图 Ai Bi ∑
CO
Si Ci
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
0
0
1
1
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B运算。
3、二-十进制加法器
修正条件 C C3 S3S2 S3S1
8421 BCD 输出 S3 ' S2 ' S1 ' S0' 4 位二进制加法器 C0-1 A1 A0 B3 B2 B1 B0
4位超前进位加法器递推公式
S 2 P2 C1 1G0 P 2P 1P 0C0 1 C2 G2 P2C1 G2 P2G1 P2 P S3 P3 C2 1G0 P 3P 2P 1P 0C0 1 C3 G3 P3C2 G3 P3G2 P3 P2G1 P3 P2 P

加法器实现两个二进制数的加法运算

比较常用的有编码器、译码器、数据选择器、加法器和数值比较器等等。下面分别进行介绍。
３.2.2 编码器
生活中常用十进制数及文字、符号等表示事物。
编码器
译码器
数字电路只能以二进制信号工作。
用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。
实现编码的逻辑电路，称为编码器。
对M个信号编码时，应如何确定位数N？
F (A, B,C) m(1,3,5,6,7)
Y1 Y3 Y5 Y6 Y7
例3-4电路图
2. 二-十进制译码器
二—十进制译码器的逻辑功能是将输入的 BCD码译成十个输出信号。
二—十进制译码器74LS42的逻辑符号
二-十进制译码器74LS42的功能表
译中为0 拒绝伪码
3. 显示译码器
在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。
74LS148的逻辑符号
编码输出的最高编位码输出为原码
(2)片无有效编码请线—4线优先编码器
结束
3.2.3 译码器
放映
1 二进制译码器 2 二-十进制译码器 3 显示译码器
复习
全班有42名同学，需几位二进制代码才能表示？为什么要用优先编码器？
3.2 常用组合逻辑电路
3.2.1 加法器和数值比较器 3.2.2 编码器 3.2.3 译码器 3.2.4 数据选择器和数据分配器
3.2.1 加法器和数值比较器
一、加法器的基本概念及工作原理
加法器——实现两个二进制数的加法运算
1．半加器——只能进行本位加数、被加数的加法运算而不考虑低位进位。
列出半加器的真值表：

组合逻辑电路

第三章组合逻辑电路概述什么是组合逻辑电路?关于数字逻辑电路，当其任意时刻的稳固输出仅仅取决于该时刻的输入变量的取值，而与过去的输出状态无关，那么称该电路为组合逻辑电路，简称组合电路。

组合逻辑电路的方框图及特点组合逻辑电路示意框图如图3-1所示。

图3-1组合逻辑电路示意框图组合逻辑电路大体组成单元为门电路，组合逻辑电路没有输出端到输入端的信号反馈网络。

假设组合电路有n 个输入变量为110,...,-n I I I ， m 个输出变量为110,...,-m Y Y Y ，依照图3-1能够列出m 个输出函数表达式：⎪⎪⎪⎭⎪⎪⎪⎬⎫⋅⋅⋅=⋅⋅⋅⋅⋅⋅=⋅⋅⋅=-----),,,(),,,(),,,(110111101111000n m m n n I I I F Y I I I F Y I I I F Y (3-1-1)从输出函数表达式能够看出，当前输出变量只与当前输入变量有关，也确实是说，组合逻辑电路无经历性。

因此组合电路是无经历性电路。

0I 1I 1-n I .. . 输入变量. .. 0Y 1Y 1-m Y 输出变组合逻辑电路逻辑功能表示方式组合逻辑电路逻辑功能是指输出变量与输入变量之间的函数关系，表示形式有输出函数表达式、逻辑电路图、真值表、卡诺图等。

组合逻辑电路分类一、按组合电路逻辑功能分类经常使用的组合电路有加法器、数值比较器、编码器、译码器、数据选择器和数据分派器等。

由于组合电路设计的功能能够是任意转变的，因此那个地址只给出大体功能分类。

二、依照利用门电路类型分类有TTL、CMOS等类型。

三、依照门电路集成度分类有小规模集成电路SSI、中规模集成电路MSI、大规模集成电路LSI、超大规模集成电路VLSI等，具体分类方式见第二章。

组合逻辑电路的分析方式组合逻辑电路的分析方式由给定的组合逻辑电路图通过必然的步骤推导出其功能的进程，称为组合逻辑电路的分析。

一、组合逻辑电路的分析步骤：那个地址所讨论的是小规模集成组合电路的分析步骤。

组合逻辑电路—加法器(电子技术课件)

例. 用74283构成将8421BCD码转换为余3码的码制转换电路。
8421码
0000 0001 0010
+0011 +0011 +0011
余3码
0011 0100 0101
8421码输入 0011
A3 A2 A1 A0 B3 B2 B1 B0
CCO
O
S3
74283 S2 S1 S0
C–1 0
余3码输出
A B Ci Co AB + ABCi + ABCi
AB + (A B)Ci
A
A B A B Ci S
B
AB CO
CO ( A B)Ci
Ci
≥1 Co
A S B Ci C I C O CO
任务一：加法器
加法器的应用
全加器真值表
AB C SC 0 0 00 0 0 0 11 0 0 1 01 0 0 1 101 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1
➢ 不考虑低位进位，将两个1位二进制数A、B相加的器件。
• 半加器的真值表 • 逻辑表达式
S AB+ AB C = AB
如用与非门实现最少要几个门?
A
半加器的真值表
=1
S
A
B
BA
B
S
C
0000
1010
& C=AB
0110
1101
• 逻辑图
任务一：加法器
（2）全加器（Full Adder）
全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出
余 3 码输出
A3 B3 A2 B2 A1 B1 A0 B0

《数字电子技术》第3章组合逻辑电路

Y1 I2 I3 I6 I7
Y3 ≥1 I9 I8
Y3
I2I3I6I7
&
Y0 I1 I3 I5 I7 I9
I1I3I5I7I9
I9 I8
逻辑图
Y2
Y1
Y0
≥1
≥1
≥1
I7I6I5I4
I3I2
(a) 由或门构成
Y2
Y1
I1 I0 Y0
&
&
&
I7I6I5I4
I3I2
(b) 由与非门构成
A
消除竞争冒险
B
C
Y AB BC AC
2
& 1
1
3
&
4
&
5
≥1
Y
3.2 编码器
编码
将具有特定含义的信息编成相应二进制代码的过程。
编码器(即Encoder)
实现编码功能的电路
被编信号
编码器
编码器
二进制编码器二-十进制编码器
二进制代码一般编码器
优先编码器一般编码器优先编码器
（1）二进制编码器
A B F AB AB B
&
&
00
1
01
0
C
&
F &
10 11
0F AABA BC1 AB &
1
AAB BC AB
（4）分析得出逻辑功A能 A B B C AB
A =1
同或逻辑 AB AB B
F
F AB AB A☉B
3.1.3 组合逻辑电路的设计
组合逻辑电路的设计就是根据给出的实际逻辑问题求出实现这一关系的逻辑电路。

4.3 加法器解析

功能：实现两个四位二进制数相加。特点：电路结构简单，但运算速度慢。
2.超前进位加法器
第四章组合逻辑电路
通过逻辑电路事先得出每一位全加器的进位输入信号。 C3
超前进位电路
A3 B3 A2 B2 A1 B1 A0 B0 C0-1
CI
Σ
S3 S2 S1 S0
CI Σ
Σ CI
CI Σ
超前进位电路图
特点：运算速度快，电路比较复杂。
S i Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
( Ai Bi )Ci 1 ( Ai Bi )Ci 1 Ai Bi Ci 1
Ci Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
第四章组合逻辑电路
4.3 加法器
• 定义
能够实现二进制加法运算的逻辑电路称为加法器。
• 分类
加法器一位加法器
多位加法器
半加器全加器
第四章组合逻辑电路
4.3.1 半加器和全加器
• 定义半加器：只能进行本位加数、被加数的加法运算而不考虑相邻低位进位的逻辑部件。全加器：能同时进行本位加数、被加数和相邻低位的进位信号的加法运算的逻辑部件。
4.多位加法器的应用举例
例4.3.1 设计一个代码转换电路，将8421BCD码转换为余3码，用74HC283实现。解：（1）依据逻辑功能，确定输入、输出变量输入变量：8421BCD码DCBA 输出变量：余3码Y3Y2Y1Y0
第四章组合逻辑电路
（2）真值表
例4.3.1的逻辑真值表输入8421BCD码输出余3码
Ai Bi ( Ai Bi )Ci-1

数字电子技术第4章组合逻辑电路

图 4.3.8 7448逻辑符号图
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图4.3.9 7448驱动BS201A数码管的工作电路图4.3.10 有灭零控制的8位数码显示系统
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3．译码器的应用由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的门电路和译码器实现逻辑函数。
组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
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4.1.2 组合逻辑电路的分析
根据逻辑功能的不同特点，可以把数字电路分成两大类，分别是：（1）是组合逻辑电路（简称组合电路）（2）是时序逻辑电路（简称时序电路）组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
图4.5.6 数值比较器逻辑电路图
4.2.3 优先编码器
识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。在优先编码器电路中，允许同时输入两个以上编码信号。在设计优先编码器时已将所有的输入信号按优先顺序排了队，当几个编码信号同时出现时，只对其中优先权最高的一个进行编码。
1．设计优先编码器线（4线-2 线优先编码器）
图4.1.3 组合逻辑电路设计步骤
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4.1.4 组合逻辑电路的竞争和冒险
同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险。
图4.1.6 两种冒险波形图
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4.2 编码器