第四章Verilog HDL设计初步
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[ch5]Verilog HDL 设计初步
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Verilog HDL 设计初步
电 子 信 息 通 信 学 科
5.1 Verilog HDL简介 简
• Verilog HDL是一种硬件描述语言，可以在算法级、门级 HDL是一种硬件描述语言 可以在算法级、 是一种硬件描述语言， 到开关级的多种抽象设计层次上对数字系统建模。 到开关级的多种抽象设计层次上对数字系统建模。 • Verilog HDL可以描述设计的行为特性、数据流特性、结 HDL可以描述设计的行为特性 数据流特性、 可以描述设计的行为特性、 构组成以及包含响应监控和设计验证方面的时延和波形产 生机制,用这种语言编写的模型能够使用Verilog HDL仿真 生机制,用这种语言编写的模型能够使用Verilog HDL仿真 器进行验证。 器进行验证。 • Verilog HDL从C语言中继承了多种操作符和结构，所以从 HDL从 语言中继承了多种操作符和结构， 形式上看Verilog HDL和 语言有很多相似之处。 形式上看Verilog HDL和C语言有很多相似之处。 • HDL: Hardware Description Language(硬件描述语言） Language(硬件描述语言 硬件描述语言） • Verilog HDL, VHDL
5
Verilog HDL语言的特点 语言的特点
•/ 户 义 语（UDP）创建 灵 / ） 。 户 义 逻辑， 逻辑： 组 逻辑， 可 时 逻辑： 可 过编 语 机 进 扩 Verilog HDL语 语 。 语可 口（ 口（PLI） ）
• Verilog HDL程序文件的后缀都是“.v”，假如为加法器 HDL程序文件的后缀都是 .v” 程序文件的后缀都是“ 建模时创建了一个名为adder的文件， adder的文件 建模时创建了一个名为adder的文件，那么这个文件就是 adder.v。每个.v .v文件里可以有一个或几个模块的描述程 adder.v。每个.v文件里可以有一个或几个模块的描述程 序。
电 子 信 息 通 信 学 科
5.1 Verilog HDL简介 简
• Verilog HDL是一种硬件描述语言，可以在算法级、门级 HDL是一种硬件描述语言 可以在算法级、 是一种硬件描述语言， 到开关级的多种抽象设计层次上对数字系统建模。 到开关级的多种抽象设计层次上对数字系统建模。 • Verilog HDL可以描述设计的行为特性、数据流特性、结 HDL可以描述设计的行为特性 数据流特性、 可以描述设计的行为特性、 构组成以及包含响应监控和设计验证方面的时延和波形产 生机制,用这种语言编写的模型能够使用Verilog HDL仿真 生机制,用这种语言编写的模型能够使用Verilog HDL仿真 器进行验证。 器进行验证。 • Verilog HDL从C语言中继承了多种操作符和结构，所以从 HDL从 语言中继承了多种操作符和结构， 形式上看Verilog HDL和 语言有很多相似之处。 形式上看Verilog HDL和C语言有很多相似之处。 • HDL: Hardware Description Language(硬件描述语言） Language(硬件描述语言 硬件描述语言） • Verilog HDL, VHDL
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Verilog HDL语言的特点 语言的特点
•/ 户 义 语（UDP）创建 灵 / ） 。 户 义 逻辑， 逻辑： 组 逻辑， 可 时 逻辑： 可 过编 语 机 进 扩 Verilog HDL语 语 。 语可 口（ 口（PLI） ）
• Verilog HDL程序文件的后缀都是“.v”，假如为加法器 HDL程序文件的后缀都是 .v” 程序文件的后缀都是“ 建模时创建了一个名为adder的文件， adder的文件 建模时创建了一个名为adder的文件，那么这个文件就是 adder.v。每个.v .v文件里可以有一个或几个模块的描述程 adder.v。每个.v文件里可以有一个或几个模块的描述程 序。
第四章VerilogHDL设计初步
4.2.6 Verilog的时钟过程描述注意点
4.2.7 异步时序电路
4.2.7 异步时序电路
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.2 功能更全面的计数器设计
wire 变量名1，变量名2，. . . ; wire [msb:lsb] 变量名1，变量名2，. . . ;
wire [7:0] a ； wire Y = tmp1 ^ tmp2;
wire tmp1,tmp2; assign Y = tmp1 ^ tmp2;
5．注释符号
4.1.3 4选1多路选择器及其Verilog HDL描述3
4.1.4 4选1多路选择器及其Verilog HDL描述4
4.1.5 简单加法器及其Verilog HDL描述 1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述 1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述 1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述 1. 半加器描述
4.3.2 功能更全面的计数器设计
4.3.2 功能更全面的计数器设计
习题
4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。
4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？
4-3 阻塞赋值和非阻塞赋值有何区别？
4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合 结果？
3. 8位加法器描述
3. 8位加法器描述
第四章VerilogHDL设计初步.
4.2.5 含异步清0的锁存器及其Verilog描述
4.2.6 Verilog的时钟过程描述注意点
4.2.6 Verilog的时钟过程描述注意点
4.2.7 异步时序电路
4.2.7 异步时序电路
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.1 4位二进制加法计数器及其Verilog描述
4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制 端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B； S2=0时：Y=C；S3=0时：Y=D。
习
题
4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进 制加法计数器。图4-27 含2选1多路选择器的模块
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
2. 全加器顶层文件设计
2. 全加器顶层文件设计
Verilog中元件例化语句的结构比较简单，一般格式如下：
2．过程赋值语句 （1）阻塞式赋值。 （2）非阻塞式赋值。 3．数据表示方式 “=”
4.1.4 4选1多路选择器及其Verilog HDL描述4
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述
Verilog HDL数字设计与综合(第二版) 第四章课后习题答案
1．模块的基本组成部分有哪些？哪几个部分必须出现？答：模块的基本组成部分包括：关键字module ，模块名、端口列表、端口声明和可选的参数声明，模块内部还有5个基本组成部分是：变量声明、数据流语句、低层模块实例、行为语句块以及任务和函数。
在模块的所有组成部分中，只有module 、模块名和endmodule 必须出现，其他部分都是可选的，用户可以根据设计的需要随意选用。
2．一个不与外部环境交互的模块是否有端口？模块定义中是否有端口列表？答：严格意义上讲，一个模块如果与外界没有任何交互，那么自然是不需要有而且是不可能有端口的。
在没有端口的情况下，端口列表自然也是不存在的。
3．一个4位并行移位寄存器的I/O 引脚如下图所示。
写出模块shift_reg 的定义，只需写出端口列表和端口定义，不必写出模块的内部结构。
答：模块代码如下：module shift_reg(clock,reg_in,reg_out);input clock;input [3:0] reg_in;output [3:0] reg_out;//********XXXXXXX**************endmodule4．定义一个顶层模块stimulus ，在其中声明reg 变量REG_IN （4位）和CLK （1位）以及wire变量REG_OUT （4位）。
在其中调用（实例引用）模块shift_reg ，实例名为sr1，使用顺序端口连接。
答：模块代码如下module stimulus();reg CLOCK;reg [3:0] REG_IN;wire [3:0] REG_OUT;//*******connect in order************shift_reg sr1(CLOCK,REG_IN,REG_OUT);endmodulereg_in [3:0] clockreg_out [3:0]32Verilog HDL数字设计与综合（第二版）5．将上题的端口连接方法改为命名连接。
第4章 Verilog HDL设计初步
等效于 assign drain[3]=source[1] assign drain[2]=source[0]
15
第4章 Ver型变量---默认值为X
寄存器（register）类型变量对应于具有状态保持作用的电路元件，如 触发器、锁存器等；即它能保持其值，直到它被赋于新的值。 在设计中，此类变量必须放在块语句（always语句）中，通过过程语 句赋值。 同一个register变量只能在一个块语句中重复赋值，而不能同时在多个块 语句中赋值使用。 register变量类型包括：
reg integer real time 无符号整数变量，可以选择不同的位宽。 有符号整数变量，32位宽，算术运算可产生2的补码。 有符号的浮点数，双精度。 无符号整数变量，64位宽（Verilog-XL仿真工具用64 位的正数来记录仿真时刻）
注意：寄存器（register）类型变量不一定会在Verilog中映射出时序电路。 16 如例4.1就是一个组合逻辑电路。
第4章 Verilog HDL设计初步
第四章 Verilog HDL 设计初步
4.1
组合电路的Verilog HDL描述
4.1.1 4选1多路选择器及其Verilog HDL描述1
Y
1
第4章 Verilog HDL设计初步
例4-1: 4选1数据选择器的Verilog HDL语言描述。 module mux41a(A,B,C,D,S1,S0,Y); input A,B,C,D; input S1,S0; output Y; reg Y; always@(A,B,C,D,S1,S0) begin:MUX41 case ({S1,S0}) 2’B00:Y<=A; 2’B01:Y<=B; 2’B10:Y<=C; 2’B11:Y<=D; Default:Y=A; endcase end endmodule
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第4章 Ver型变量---默认值为X
寄存器（register）类型变量对应于具有状态保持作用的电路元件，如 触发器、锁存器等；即它能保持其值，直到它被赋于新的值。 在设计中，此类变量必须放在块语句（always语句）中，通过过程语 句赋值。 同一个register变量只能在一个块语句中重复赋值，而不能同时在多个块 语句中赋值使用。 register变量类型包括：
reg integer real time 无符号整数变量，可以选择不同的位宽。 有符号整数变量，32位宽，算术运算可产生2的补码。 有符号的浮点数，双精度。 无符号整数变量，64位宽（Verilog-XL仿真工具用64 位的正数来记录仿真时刻）
注意：寄存器（register）类型变量不一定会在Verilog中映射出时序电路。 16 如例4.1就是一个组合逻辑电路。
第4章 Verilog HDL设计初步
第四章 Verilog HDL 设计初步
4.1
组合电路的Verilog HDL描述
4.1.1 4选1多路选择器及其Verilog HDL描述1
Y
1
第4章 Verilog HDL设计初步
例4-1: 4选1数据选择器的Verilog HDL语言描述。 module mux41a(A,B,C,D,S1,S0,Y); input A,B,C,D; input S1,S0; output Y; reg Y; always@(A,B,C,D,S1,S0) begin:MUX41 case ({S1,S0}) 2’B00:Y<=A; 2’B01:Y<=B; 2’B10:Y<=C; 2’B11:Y<=D; Default:Y=A; endcase end endmodule
第4章VerilogHDL基本语法课件
•从字面上理解，always的意思是“总是，永远”。在 Verilog HDL中，只要指定的事件发生，由always指定的内 容将不断地重复运行，不论该事件已经发生了多少次。这 恰恰反映了实际电路的特征，即在通电的情况下电路将不 断运行。
•最常用的两种事件是电平触发和边沿触发。电平触发是指 当某个信号的电平发生变化时，执行always指定的内容； 边沿触发是指当某个信号的上升沿或下降沿到来时，执行 always指定的内容。 •电平触发的写法是在“@”后面直接写触发信号的名称； 边沿触发的写法是在“@”后面写“posedge 信号名”或者 “negedge 信号名”，posedge代表信号的上升沿， negedge则代表信号的下降沿。
数字电路系统的设计者通过这种语言
a可以从上层到下层，从抽象到具体，逐层次地描述自 己的设计思想， b用一系列分层次的模块来表示极其复杂的数字系统， C然后利用模块组合经由自动综合工具转换到门级电路 网表， d再用自动布局布线工具把网表转换为具体电路进行布 局布线后， e下载到专用集成电路（ASIC）或现场可编程逻辑器件。
准的制定使得Verilog语言在综合、仿真、验证及IP重用等方面有很 大幅度的提高。
• Verilog HDL 是System Verilog语言的基础。SystemVerilog结合了来自 Verilog、VHDL、C++的概念，它将硬件描述语言（HDL）与现代的高 层级验证语言结合了起来。System Verilog加入了一些C++的元素。
通常用来描述组合逻辑 。
assign声明语句很简单，只需要写一个“assign” (赋 值)，后面再加一个方程式即可。
• 例如 ：assign s＝a & b & c; • 该语句描述了一个三输入的与门，这是一个组合逻
•最常用的两种事件是电平触发和边沿触发。电平触发是指 当某个信号的电平发生变化时，执行always指定的内容； 边沿触发是指当某个信号的上升沿或下降沿到来时，执行 always指定的内容。 •电平触发的写法是在“@”后面直接写触发信号的名称； 边沿触发的写法是在“@”后面写“posedge 信号名”或者 “negedge 信号名”，posedge代表信号的上升沿， negedge则代表信号的下降沿。
数字电路系统的设计者通过这种语言
a可以从上层到下层，从抽象到具体，逐层次地描述自 己的设计思想， b用一系列分层次的模块来表示极其复杂的数字系统， C然后利用模块组合经由自动综合工具转换到门级电路 网表， d再用自动布局布线工具把网表转换为具体电路进行布 局布线后， e下载到专用集成电路（ASIC）或现场可编程逻辑器件。
准的制定使得Verilog语言在综合、仿真、验证及IP重用等方面有很 大幅度的提高。
• Verilog HDL 是System Verilog语言的基础。SystemVerilog结合了来自 Verilog、VHDL、C++的概念，它将硬件描述语言（HDL）与现代的高 层级验证语言结合了起来。System Verilog加入了一些C++的元素。
通常用来描述组合逻辑 。
assign声明语句很简单，只需要写一个“assign” (赋 值)，后面再加一个方程式即可。
• 例如 ：assign s＝a & b & c; • 该语句描述了一个三输入的与门，这是一个组合逻
第四章VerilogHDL设计初步电子教案
2020/8/16
4.2.4 含同步清0结构的D触发器及其Verilog描述
2020/8/16
4.2.5 含异步清0的锁存器及其Verilog描述
2020/8/16
4.2.5 含异步清0的锁存器及其Verilog描述
2020/8/16
4.2.6 Verilog的时钟过程描述注意点
2020/8/16
4.1.2 4选1多路选择器及其Verilog HDL描述2
2020/8/16
4.1.2 4选1多路选择器及其Verilog HDL描述2 1．按位逻辑操作符
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
2020/8/16
1．if_else条件语句
if (S) Y = A; else Y = B;
if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end
2．过程赋值语句
（1）阻塞式赋值。
“=”
（2）非阻塞式赋值。
3．数据表示方式
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4.1.4 4选1多路选择器及其Verilog HDL描述4
4.2.6 Verilog的时钟过程描述注意点
2020/8/16
4.2.7 异步时序电路
2020/8/16
4.2.7 异步时序电路
2020/8/16
4.3.1 4位二进制加法计数器及其Verilog描述
2020/8/16
4.3.1 4位二进制加法计数器及其Verilog描述
2020/8/16
2020/8/16
4.1.5 简单加法器及其Verilog HDL描述 1. 半加器描述
4.2.4 含同步清0结构的D触发器及其Verilog描述
2020/8/16
4.2.5 含异步清0的锁存器及其Verilog描述
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4.2.5 含异步清0的锁存器及其Verilog描述
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4.2.6 Verilog的时钟过程描述注意点
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4.1.2 4选1多路选择器及其Verilog HDL描述2
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4.1.2 4选1多路选择器及其Verilog HDL描述2 1．按位逻辑操作符
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
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1．if_else条件语句
if (S) Y = A; else Y = B;
if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end
2．过程赋值语句
（1）阻塞式赋值。
“=”
（2）非阻塞式赋值。
3．数据表示方式
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4.1.4 4选1多路选择器及其Verilog HDL描述4
4.2.6 Verilog的时钟过程描述注意点
2020/8/16
4.2.7 异步时序电路
2020/8/16
4.2.7 异步时序电路
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4.3.1 4位二进制加法计数器及其Verilog描述
2020/8/16
4.3.1 4位二进制加法计数器及其Verilog描述
2020/8/16
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4.1.5 简单加法器及其Verilog HDL描述 1. 半加器描述
Verilog-HDL的建模
第四章 Verilog-HDL的建模1.内容回顾通常认为，给硬件建模的模型可以分为5个层次：▪系统级和算法级建模通常是软件工程师用C语言开发的软件模型，目的在于验证设计思想是否正确。
HDL也能做一些算法级建模的工作，但是有很多算法描述不被综合工具支持。
▪行为级建模主要考虑一个模块的抽象功能描述，而不考虑其具体以实现（具体电路结构由综合工具得到）。
▪门级模型是对电路结构的具体描述，主要是描述与、或、非等基本门电路的连接方式。
▪开关级模型是把最基本的MOS晶体管连接起来实现电路功能。
注：这5个层次从高到低越来越接近硬件。
Verilog HDL有两种建模方法：结构建模方法和行为建模方法。
结构建模方法是对电路具体结构的描述：1.调用Verilog内置门元件（门级结构描述）2.调用开关级元件（晶体管级结构描述）3.用户自定义元件UDP（也在门级）4.子模块调用行为建模方法是对电路功能的描述1.数据流行为建模2.顺序行为建模2.结构建模结构建模是对电路具体结构的描述，是一种比较底层的方法。
简单说，就是把所需要的基本电路单元（逻辑门、MOS开关等）调出来，再用连线把这些基本单元连接起来。
(调用、连线)。
2.1 内置的基本单元Verilog HDL为门级电路建模提供了26个内置基本单元，分类如下：多输入门：and, nand, or, nor, xor, xnor多输出门：buf, not三态门： bufif0, bufif1, notif0, notif1上拉、下拉电阻：pullup, pulldownMOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1注：多输入门、多输出门和三态门构成Verilog-HDL的内置基本门。
2.1.1多输入门1.内置的多输入门包括: and nand nor or xor xnor2.这些逻辑门只有单个输出， 1个或多个输入。
第4章 Verilog HDL常用电路设计
加法器
【例4-3】 参数型N位加法器 module add_N( X, Y, sum, co); parameter N=8; input [N-1: 0] X, Y; output [N-1: 0] sum; output co; assign { co, sum } = X + Y; endmodule
q[7..0]~reg0
PRE
d[7..0] clk
D
Q
q[7..0]
ENA CLR
寄存器
（2）同步复位,，同步置数，异步使能的寄存器 module register_N_0(D, Q, data,en,load,reset,clk); parameter N=8; input en,load,reset,clk; input [N-1: 0] D,data; output reg[N-1: 0] Q; reg[N-1: 0] temp; always @(posedge clk) //同步复位 begin if(reset) temp<=0; else if(load) temp<=data; else temp<=D; end load temp~[7..0] always @(temp,en) //异步使能 begin D[7..0] data[7..0] if(en) Q<=temp; else Q <= 'bz; clk en end reset endmodule
q~reg0
PRE
d clk
D
Q
q
ENA CLR
寄存器
【例4-13】 参数型n位寄存器 （1）一般寄存器 module regx(clk, d, q); parameter N=8; input clk; input[N-1:0] d; output reg[N-1:0] q; always @(posedge clk) q <= d; endmodule
第4章 Verilog设计初步 数字系统设计与Verilog HDL (第4版)教学课件
qout[0]<=~qout[WIDTH-1];
end
end
endmodule
Synplify Pro新建项目对话框
Synplify Pro新建文件对话框
Implementation Option对话框
约翰逊计数器综合后的RTL级原理图
约翰逊计数器综合后的门级原理图 （MAX7000器件）
begin
if(~reset) begin q<=1'b0;qn<=1'b1; end //异步清0，低电平有效
else if(~set) begin q<=1'b1;qn<=1'b0; end
//异步置1，低电平有效
else
begin q<=d;qn<=~d; end
end
endmodule
4.4 Verilog基本时序电路设计
begin if(~reset) begin q<=1'b0;qn<=1'b1;end
//同步清0，低电平有效 else if(~set) begin q<=1'b1;qn<=1'b0;end //同步置1，低电平有效 else begin q<=d; qn<=~d; end
end endmodule
【例4.11】 带异步清0/异步置1（低电平有效）的D触发器
module dff_asyn(q,qn,d,clk,set,reset);
input d,clk,set,reset; output reg q,qn;
always @(posedge clk or negedge set or negedge reset)
VerilogHDL简明教程：第4章表达式
本章讲述在Verilog HDL中编写表达式的基础。
表达式由操作数和操作符组成。
表达式可以在出现数值的任何地方使用。
4.1 操作数操作数可以是以下类型中的一种：1) 常数2) 参数3) 线网4) 寄存器5) 位选择6) 部分选择7) 存储器单元8) 函数调用4.1.1 常数前面的章节已讲述了如何书写常量。
下面是一些实例。
256,7 //非定长的十进制数。
4'b10_11, 8'h0A //定长的整型常量。
'b1, 'hFBA //非定长的整数常量。
90.00006 //实数型常量。
"BOND" //串常量；每个字符作为8位ASCII值存储。
表达式中的整数值可被解释为有符号数或无符号数。
如果表达式中是十进制整数，例如，12被解释为有符号数。
如果整数是基数型整数（定长或非定长），那么该整数作为无符号数对待。
下面举例说明。
12是01100的5位向量形式（有符号）-12是10100的5位向量形式（有符号）5'b01100是十进制数12（无符号）5'b10100是十进制数20（无符号）4'd12是十进制数12（无符号）更为重要的是对基数表示或非基数表示的负整数处理方式不同。
非基数表示形式的负整数作为有符号数处理，而基数表示形式的负整数值作为无符号数。
因此-44和-6'o54 （十进制的44等于八进制的54）在下例中处理不同。
integer Cone;. . .Cone = -44/4Cone = -6'o54/ 4;注意－44和－6'o54以相同的位模式求值；但是－44作为有符号数处理，而－6'o54作为无符号数处理。
因此第一个字符中Cone的值为－11，而在第二个赋值中Cone的值为1073741813。
4.1.2 参数前一章中已对参数作了介绍。
参数类似于常量，并且使用参数声明进行说明。
下面是参数说明实例。
第四章Verilog HDL设计初步课件
<模块元件名>: <例化元件名> （ .例化元件端口（例化元件外接端口名）,...）;
3. 8位加法器描述
3. 8位加法器描述
时序电路
4.2.1 边沿触发型D触发器及其Verilog描述
4.2.1 边沿触发型D触发器及其Verilog描述
4.2.2 电平触发型锁存器及其Verilog描述
4.2.2 电平触发型锁存器及其Verilog描述
4.1.2 4选1多路选择器及其Verilog HDL描述2 1．按位逻辑操作符
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
4.1.2 4选1多路选择器及其Verilog HDL描述2 2．等式操作符 A=4’b1011; B=4’b0010; C=4’b0z10; D=4’b0z10;
5．注释符号
4.1.3 4选1多路选择器及其Verilog HDL描述3
4.1.3 4选1多路选择器及其Verilog HDL描述3 1．if_else条件语句
if (S) Y = A; else Y = B;
if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end
4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制 端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B； S2=0时：Y=C；S3=0时：Y=D。
习
题
4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进 制加法计数器。图4-27 含2选1多路选择器的模块
4.3.1 4位二进制加法计数器及其Verilog描述
天津大学Verilog HDL课件第4章
条件操作符
根据条件表达式的值选择表达式： cond_expr? expr1:expr2
wire [0:2] Student=Marks>18?Grade_A:Grade_B;
always #5 Ctr=(Ctr!=25) ? (Ctr+1):5; //不加触发条件，无限执行，计数器
连接和复制
例： Bar=-4‟d12/4; Tab=-4‟d12/4; Bar=-12/4; Tab=-12/4; Bar=4-6; Tab=4-6; Bar=-2+(-4); Tab=-2+(-4);
//61,111101 //1073741821 // 61,111101 //-3 //62,111110 //-2 //58,111010 //-6,111010
1.将小表达式合并形成大表达式： {expr1, expr2,…,exprN} wire [7:0] Dbus; wire [11:0] Abus;
assign Dbus[7:4]={Dbus[0], Dbus[1], Dbus[2], Dbus[3]}; assign Dbus={Dbus[3:0],Dbus[7:4]};//高四低四交换
移位操作符
<< >> reg [0:7] Qreg; Qreg=4‟b0111; Qreg>>2; //8‟b00000001 用移位实现指数运算2NumBits： 32‟b1<<NumBits //左移1位相当于乘以2 实现2-4解码器：
wire [0:3] Decodeout=4‟b1<<address[0:1]
按位逻辑操作符
&, |, ~,^,~^或^~ 对输入操作数的对应位按位操作，并产生向 量结果，真值表
第四章 Verilog基本语法(一)PPT教学课件
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2020/12/11
玉溪师范学院
参数
➢ 参数是一个常量。用parameter定义一个标识符来代表 一个常量。参数经常用于定义时延和变量的宽度。
格式: parameter param1 = const_expr1,
param2 = const_expr2,
…,
paramN = const_exprN;
assign #XOR_DELAY S=A^B；
assign #AND_DELAY C=A&B；
endmodule
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TOP HA
2020/12/11
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参数值的模块引用
module TOP3(NewA,NewB,NewS,NewC); input NewA, NewB; output NewS,NewC; HA #(5,2) Ha1 (NewA, NewB, NewS, NewC);ut
selb
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reg型
寄存器是数据存储单元的抽象 reg型数据常用来表示always块内的指定信号，常代表触
发器 reg型数据用initial或者always块中指定信号 reg型数据的缺省值是x。可以被赋正值或者负值。当它作
为一个表达式中的操作数时候，作为无符号数。 reg数据类型定义格式为
2.0 ； -0.1等
科学记数法，例如：
235.1e2 等于23510.0
234_12e2
等于2341200.0
实数小数通过四舍五入被隐式地转换为最相近的整数。例如：
42.446， 42.45 转换为整数42
92.5, 92.699 转换为整数93
－5.62 转换为整数－6
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参数
➢ 参数是一个常量。用parameter定义一个标识符来代表 一个常量。参数经常用于定义时延和变量的宽度。
格式: parameter param1 = const_expr1,
param2 = const_expr2,
…,
paramN = const_exprN;
assign #XOR_DELAY S=A^B；
assign #AND_DELAY C=A&B；
endmodule
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TOP HA
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参数值的模块引用
module TOP3(NewA,NewB,NewS,NewC); input NewA, NewB; output NewS,NewC; HA #(5,2) Ha1 (NewA, NewB, NewS, NewC);ut
selb
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reg型
寄存器是数据存储单元的抽象 reg型数据常用来表示always块内的指定信号，常代表触
发器 reg型数据用initial或者always块中指定信号 reg型数据的缺省值是x。可以被赋正值或者负值。当它作
为一个表达式中的操作数时候，作为无符号数。 reg数据类型定义格式为
2.0 ； -0.1等
科学记数法，例如：
235.1e2 等于23510.0
234_12e2
等于2341200.0
实数小数通过四舍五入被隐式地转换为最相近的整数。例如：
42.446， 42.45 转换为整数42
92.5, 92.699 转换为整数93
－5.62 转换为整数－6
第4章 Verilog HDL
2013-7-20 20
4. 关系操作符（Pelational operators）
关系操作符有： <（小于）、<=（小于等于）、>（大于）、>=（大于等于）。 其中，<=也是赋值运算的赋值符号。 关系运算的结果是1位逻辑值。在进行关系运算时，如果 关系是真，则计算结果为1；如果关系是假，则计算结果为0； 如果某个操作数的值不定，则计算结果不定（未知），表示结 果是模糊的。
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21
5. 等式操作符（Equality operators）
等值操作符包括： ==（等于）、！=（不等于）、 ===（全等）、！==（不全等） 等值运算的结果也是1位逻辑值，当运算结果为真时，返回 值1；为假则返回值0。相等操作符（==）与全等操作符（===） 的区别是：当进行相等运算时，两个操作数必须逐位相等，其 比较结果的值才为1（真），如果某些位是不定或高阻状态， 其相等比较的结果就会是不定值；而进行全等运算时，对不定 或高阻状态位也进行比较，当两个操作数完全一致时，其结果 的值才为1（真），否则结果为0（假）。
20123129功能说明wiretri连线类型两者功能完全相同wortrior具有线或特性的连线两者功能一致wandtriand具有线与特性的连线两者功能一致tri1tri0分别为上拉电阻和下拉电阻supply1supply0分别为电源逻辑1和地逻辑0201231302寄存器型变量registertyperegister型变量是一种数值容器不仅可以容纳当前值也可以保持历史值这一属性与触发器或寄存器的记忆功能有很好的对应关系
2. 逻辑操作符（Logical operators ）
逻辑操作符包括： &&（逻辑与）、||（逻辑或）、！（逻辑非）
4. 关系操作符（Pelational operators）
关系操作符有： <（小于）、<=（小于等于）、>（大于）、>=（大于等于）。 其中，<=也是赋值运算的赋值符号。 关系运算的结果是1位逻辑值。在进行关系运算时，如果 关系是真，则计算结果为1；如果关系是假，则计算结果为0； 如果某个操作数的值不定，则计算结果不定（未知），表示结 果是模糊的。
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5. 等式操作符（Equality operators）
等值操作符包括： ==（等于）、！=（不等于）、 ===（全等）、！==（不全等） 等值运算的结果也是1位逻辑值，当运算结果为真时，返回 值1；为假则返回值0。相等操作符（==）与全等操作符（===） 的区别是：当进行相等运算时，两个操作数必须逐位相等，其 比较结果的值才为1（真），如果某些位是不定或高阻状态， 其相等比较的结果就会是不定值；而进行全等运算时，对不定 或高阻状态位也进行比较，当两个操作数完全一致时，其结果 的值才为1（真），否则结果为0（假）。
20123129功能说明wiretri连线类型两者功能完全相同wortrior具有线或特性的连线两者功能一致wandtriand具有线与特性的连线两者功能一致tri1tri0分别为上拉电阻和下拉电阻supply1supply0分别为电源逻辑1和地逻辑0201231302寄存器型变量registertyperegister型变量是一种数值容器不仅可以容纳当前值也可以保持历史值这一属性与触发器或寄存器的记忆功能有很好的对应关系
2. 逻辑操作符（Logical operators ）
逻辑操作符包括： &&（逻辑与）、||（逻辑或）、！（逻辑非）
EDA技术与VerilogHDL潘松第四章与第六章课后习题答案(共27张PPT)
endmodule
习题
4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制端有4个输入：S0、S1、 S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C；S3=0时：Y=D。
module MUX41a (A,B,C,D,S0,S1,S2,S3,Y);
module MUXK (a1, a2, a3, s0, s1, outy);
input a1, a2, a3, s0, s1;
output outy;
wire outy;
wire tmp;
mux21a u1 (.a(a2),.b(a3),.s(s0),.y(tmp));
mux21a u2 (.a (a1),.b (tmp),.s(s1),.y(outy));
else if (A==3'b100)Y=8'b11101111;
else if (A==3'b101)Y=8'b11011111;
else if (A==3'b110)Y=8'b10111111;
else if (A==3'b111)Y=8'b01111111;
else
Y=8'bxxxxxxxx;end
00
0
0
01
1
1
10
1
0
11
0
0
x为被减数， x y sub_in diffr sub_out
y为减数，
00
0
0
0
sub_in为低
00
1
1
1
位的借位，
diffr为差， 0 1
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1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
2. 全加器顶层文件设计
2. 全加器顶层文件设计
Verilog中元件例化语句的结构比较简单，一般格式如下：
4.1.2 4选1多路选择器及其Verilog HDL描述2 1．按位逻辑操作符
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
4.1.2 4选1多路选择器及其Verilog HDL描述2 2．等式操作符 A=4’b1011; B=4’b0010; C=4’b0z10; D=4’b0z10;
4-10 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这 用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比 或小数分频率的分频电路的设计就不是很简单了。 试对习题4-9的设计稍作修改，将其进位输出COUT与异步加载控制 LOAD连在一起，构成一个自动加载型16位二进制数计数器，也即一个 16位可控的分频器，给出其Verilog表述，并说明工作原理。设输入频率 fi=4MHz，输出频率fo=516.5±1Hz（允许误差±0.1Hz）， 16位加载数值=？。
4.2.5 含异步清0的锁存器及其Verilog描述
4.2.6 Verilog的时钟过程描述注意点
4.2.6 Verilog的时钟过程描述注意点
4.2.7 异步时序电路
4.2.7 异步时序电路
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.1 4位二进制加法计数器及其Verilog描述
2．过程赋值语句 （1）阻塞式赋值。 （2）非阻塞式赋值。 “=”
3．数据表示方式
4.1.4 4选1多路选择器及其Verilog HDL描述4
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
4-3 阻塞赋值和非阻塞赋值有何区别？
4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合 结果？
4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这 两种方式。
4-6 图4-27所示的是双2选1多路 选择器构成的电路MUXK。对于其 中MUX21A，当s=0和s=1时， 分别有y=a和y=b。试在一个模块 结构中用两个过程来表达此电路。
<模块元件名>: <例化元件名> （ .例化元件端口（例化元件外接端口名）,...）;
3. 8位加法器描述
3. 8位加法器描述
时序电路
4.2.1 边沿触发型D触发器及其Verilog描述
4.2.1 边沿触发型D触发器及其Verilog描述
4.2.2 电平触发型锁存器及其Verilog描述
4.2.2 电平触发型锁存器及其Verilog描述
Verilog HDL 设计初步
组合电路
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.2 4选1多路选择器及其Verilog HDL描述2
习
题
4-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber 是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）根据图4-28设计1位全减器。 （3）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来 完成此项设计。
4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制 端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B； S2=0时：Y=C；S3=0时：Y=D。
习
题
4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进 制加法计数器。图4-27 含2选1多路选择器的模块
4.1.2 4选1多路选择器及其Verilog HDL描述2 3．assign连续赋值语句 assign 目标变量名 = 驱动表达式; assign DOUT = a & b; assign DOUT = a & b | c ; assign DOUT = e & f | d ;
4.1.2 4选1多路选择器及其Verilog HDL描述2 4．wire定义网线型变量 wire 变量名1，变量名2，. . . ; wire [msb:lsb] 变量名1，变量名2，. . . ; wire [7:0] a ； wire Y = tmp1 ^ tmp2; wire tmp1,tmp2; assign Y = tmp1 ^ tmp2;
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.2 功能更全面的计数器设计
4.3.2 功能更全面的计数器设计
4.3.2 功能更全面的计数器设计
ቤተ መጻሕፍቲ ባይዱ
习
题
4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？
5．注释符号
4.1.3 4选1多路选择器及其Verilog HDL描述3
4.1.3 4选1多路选择器及其Verilog HDL描述3 1．if_else条件语句
if (S) Y = A; else Y = B;
if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end
习
4-11 根据图4-29，写出顶层文件 MX3256.v的Verilog HDL设计文件。
题
4-12 用Verilog设计一个功能类似74LS160的计数器。 4-13 给出含有异步清零和计数使能的16位二进制加减可控计 数器的Verilog HDL描述。
4-14 分别给出以下6个RTL图的Verilog描述，注意其中的D触发器和锁存器的表 述。
4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述
4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述
4.2.4 含同步清0结构的D触发器及其Verilog描述
4.2.4 含同步清0结构的D触发器及其Verilog描述
4.2.5 含异步清0的锁存器及其Verilog描述