基于Verilog HDL的闹钟设计

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摘要

随着微电子技术、计算机技术、半导体技术的发展，很多传统的数字门电路的设计已经被可编程逻辑器件替代。而对于传统的模拟控制技术，也被数字控制系统所取代。数字系统在各个领域显示出了无穷的魅力与优势，如今已经被广泛应用于实际工程中。本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟, 实现时、分、秒的计时和校时，以及整点报时和闹钟的功能。突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点, 并通过ModelSim SE 6.5 完成综合、仿真。通过Verilog HDL语言完成数字钟的层次化设计。

关键词:数字电子时钟，有限状态机，功能仿真

Abstract

As the microelectronics, computer technology, semiconductor technology, many traditional design of digital gate programmable logic device has been replaced. As for the traditional analog control, digital control systems have also been replaced. Digital systems in various fields has shown infinite charm and advantages, and now has been widely used in practical projects. In this paper, Verilog HDL, the design of top-down multi-functional digital clock designed to achieve the hours, minutes, seconds, time and school, as well as the whole point timekeeping and alarm functions. Highlighted as a hardware description language, good readability, portability and ease of understanding, etc., and through the ModelSim SE 6.5 complete the comprehensive, simulation. Completed by Verilog HDL, the level of the digital clock design.

Key words: Digital electronic clock, finite state machine, functional simulation

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目录

第1章绪论 (1)

1.1时钟的发展简史 (1)

1.2设计目的 (1)

1.3Verilog HDL硬件描述语言 (2)

1.4Modelsim仿真工具 (5)

第2章数字电路设计方法 (7)

2.1数字系统设计简介 (7)

2.2有限状态机 (9)

第3章数字钟的层次化设计 (13)

3.1功能要求 (13)

3.2数字钟系统的工作原理 (13)

3.3 模块的设计 (13)

3.4程序设计 (14)

第4章功能仿真 (19)

4.1 仿真前准备 (19)

4.2 功能仿真 (20)

第5章总结 (23)

参考文献 (26)

第1章绪论

1.1时钟的发展简史设计目的

公元1300年以前，人类主要是利用天文现象和流动物质的连续运动来计时。例如，日晷是利用日影的方位计时；漏壶和沙漏是利用水流和沙流的流量计时。

东汉张衡制造漏水转浑天仪，用齿轮系统把浑象和计时漏壶联结起来，漏壶滴水推动浑象均匀地旋转，一天刚好转一周，这是最早出现的机械钟。北宋元祜三年(1088)苏颂和韩公廉等创制水运仪象台，已运用了擒纵机构。

1350年，意大利的丹蒂制造出第一台结构简单的机械打点塔钟，日差为15～30分钟,指示机构只有时针；1500～1510年，德国的亨莱思首先用钢发条代替重锤，创造了用冕状轮擒纵机构的小型机械钟；1582年前后，意大利的伽利略发明了重力摆；1657年，荷兰的惠更斯把重力摆引入机械钟，创立了摆钟。

1660年英国的胡克发明游丝，并用后退式擒纵机构代替了冕状轮擒纵机构；1673年，惠更斯又将摆轮游丝组成的调速器应用在可携带的钟表上；1675年，英国的克莱门特用叉瓦装置制成最简单的锚式擒纵机构，这种机构一直沿用在简便摆锤式挂钟中。

1695年，英国的汤姆平发明工字轮擒纵机构；1715年，英国的格雷厄姆又发明了静止式擒纵机构，弥补了后退式擒纵机构的不足，为发展精密机械钟表打下了基础；1765年，英国的马奇发明自由锚式擒纵机构，即现代叉瓦式擒纵机构的前身；1728～1759年，英国的哈里森制造出高精度的标准航海钟；1775～1780年，英国的阿诺德创造出精密表用擒纵机构。

18～19世纪，钟表制造业已逐步实现工业化生产，并达到相当高的水平。20世纪，随着电子工业的迅速发展，电池驱动钟、交流电钟、电机械表、指针式石英电子钟表、数字式石英电子钟表相继问世，钟表的日差已小于0.5秒，钟表进入了微电子技术与精密机械相结合的石英化新时期。

1.2设计目的

1. 掌握各类计数器及将他们相连的方法

2. 掌握多个数码管动态显示的原理与方法

3. 掌握用FPGA技术的层次化设计方法

4. 进一步掌握用Verilog硬件描述语言的设计思想

5. 了解相关数字系统的设计

1.3 Verilog HDL硬件描述语言

1.3.1Verilog HDL的发展过程与编程特点

Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。

Verilog HDL充分保留了C语言简洁、高效的编程风格，其中有许多语句和C语言中的语句十分相似，如if语句、case语句等。

1.3.2Verilog HDL的基本结构

1）模块的基本结构

模块是Verilog DHL语言的基本单元。一个模块可以大道代表一个完整的系

统，也可以小到仅代表最基本的逻辑单元。模块内部具体行为的描述或实现方式的改变，并不会影响该模块与外部之间的连接关系。一个Verilog 模块可被任意多个其他模块所调用，但由于Verilog HDL所描述的是具体的硬件电路，一个模块代表具有特定功能的一个电路块，每当它被某个其他模块调用一次，则在该模块内部，被调用的模块将原原本本的复制一次。

一个完整的Verilog HDL模块由以下五部分组成。

(1)模块定义行。

这一行以module开头，接着给出所定义模块的模块名，模块名是模块唯一的标识符；之后的括号内给出的是端口名列表，端口名列表是由模