数字下变频及抽取的FPGA实现

2005 年 2 月 JOURNAL OF CIRCUITS AND SYSTEMS February ， 2005 文章编号：1007-0249 (2005) 01-0123-04

数字下变频及抽取的FPGA 实现*

侯永宏， 侯春萍， 曹达仲， 戴居丰

（天津大学 电子信息工程学院，天津 300072）

摘要：在FPGA 上实现了对高频窄带数字信号的下变频和取样率转换，由于完全避免了需要大量逻辑资源的乘法器和数字振荡器，其结构大为简化，再加上采用了流水处理结构，使其处理速度超过100M 样点每秒，此外它还具有结构简单，重配置能力强的优点，具有广阔的应用前景。

关键词：积分梳状滤波器；抽取；现场可编程门阵列（FPGA ）

中图分类号：TN911.25 文献标识码：A

1 导言

全数字接收机的目标是设计一个支持多制式、多模式的，灵活、开放的通用数字接收机，它的发展趋势是将宽带A/D 尽可能靠近天线端，以简化接收机的模拟电路，而将接收机的各种功能用软件来实现。这样就对数字信号处理器（DSP ）带来了巨大的处理压力。

现场可编程门阵列（FPGA ），能实现高速运算，且具有很强的重新配置能力，因此在全数字接收机中常用FPGA 配合DSP 工作。FPGA 负责对前端高速中频或射频信号进行处理，DSP 负责低速基带信号的处理[1]。

用FPGA 实现一个乘法器会消耗大量的逻辑资源，例如用Spartan Xilinx 系列实现一个16位并行乘法器需要213个CLB （Configurable Logic Block ）[2]；采用串行乘法器可以减少所需逻辑资源，但处理速度会急剧下降。所以如何减少乘法器的数目和提高处理速度是目前数字信号处理IC 设计的一个主要课题。

2 数字下变频

所谓下变频就是将信号从较高的频带搬移到较低的频带，以利于信号的分析与处理。如果数字带通信号为： s c s l s nT f nT x nT x π2cos )()(= （1） 其中：T s 为采样频率。

数字下变频实际上就是将上述信号乘以一个本地载波，然后通过一个带通或低通滤波器，即可以得到下变频后的信号。如果本地载波的频率与信号载波相等，得到的就是低通基带信号。

s o s b nT f nT x t x π2cos )()(= （2）

取c o f f =，如果c s f f 4=，且不考虑相位误差的话，有：

L L 4

3πcos \cos π \2πcos \ cos0π2cos π2cos ==s c s o nT f nT f 此时本地载波信号的取值实际上是：1、0、-1、0、1。这样混频器就可以避免复杂的振荡器和乘法器，而用简单的组合逻辑和取反电路实现。具体实现为：1）将输入信号每隔2个取2补码，形成一个新的数据流；2）将新数据流每隔一个置0，所得输出就是混频后的信号。在上面提到的及后面的电路设计中，假定数模转换器的输出用2的补码表示。

3 防混迭滤波

混频后的有用信号频谱搬移到零频附近，相对于信号频率来讲，采样率非常高，因此可以通过抽

* 收稿日期：2003-12-08 修订日期：2004-05-05

取的方法来降低采样率。数字抽取实际上就是对原数字信号的重采样，因此在抽取前必须先进行防混迭滤波。此外，在通信接收机中为了不失真地恢复发送信号，要求滤波器必须有线性相位。一般数字线性相位滤波器都采用FIR 滤波器结构，由于FIR 滤波器需要大量的乘法单元，在用FPGA 实现时成本相对太高。一种解决方法是采用分布式运算，但处理速度上不去。

Hogenauer 提出了一类非常适于硬件实现的用于整数抽取和插值的数字滤波器[3]，称为级连积分梳状滤波器（CIC ，cascaded integrator-comb ）。图1所示是用于抽取的CIC 滤波器基本结构，滤波器的积分部分由N 级工作于高取样率s f 的理想数字积分器组成，每一级都是一个单位反馈系数的单极点滤

波器。传输函数为： 1

11)(−−=z z H I （3） 梳状部分由N 个梳状级组成，每一级都是一个差分延迟

为D 的梳状滤波器，它的工作频率为R f s /，R 是整数抽取因

子。差分延迟D 一般取值1或2，用来控制滤波器的频率响

应。单个梳状滤波器的传输函数为：

RD C z z H −−=1)( （4）

相应于高取样率s f ，CIC 滤波器总的传输函数为：

N RD k k N RD N C N I z z z z H z H z H ⎥⎦⎤⎢⎣⎡=⎟⎟⎠⎞⎜⎜⎝

⎛−−==∑−=−−−10111)()()( （5） 由式（5）可得：CIC 滤波器等效于N 个长度为RD 的，滤波器抽头系数为1的FIR 滤波器的级连。将ωj e z =代入式（5）得其频率响应为：

N RD j RD e H ⎥⎥⎥⎦⎤⎢⎢⎢⎣

⎡•=−−)2sin()2sin()()1(2ωωωω （6） 它的0点是RD

π2的整数倍，在多级抽取时，每隔D 个0点被折叠到通带中，造成混迭。在插

值时，镜像出现在这些0点上。从式（6）还可以看出ωωϕN RD j )1(2

)(−−=，所以此滤波器具有线性相位。 图2(a)中实线所示的是五级CIC 抽取滤波器的幅频响应，抽取因子R =5，差分延迟D =1。虚线所示的是抽取后的混迭情况。

设计CIC 滤波器主要应考虑以下几个因素：

1）最大通带衰减与旁瓣电平：CIC 滤波器的幅频响应像一把梳子，每个梳齿都具有抛物线的形状。因此它没有非常平坦的通带。最大通带衰减出现在通带边沿处。它的主瓣宽度为RD π/4。峰值在0=ω处，左右第一个零点为RD π/2±。旁瓣峰值点RD π/的奇数倍处在如图2所示。

2）混迭误差：如果差分延迟2=D ，抽取后的最大混迭出现在第一旁瓣RD π/3处如图2(b)所示，如果D =1，抽取后的最大混迭出现在R π/处，如图2(a)所示。如果信号的截止频率为c f ，且c f <最大混迭频率，那么最大混迭出现在c AI f f -1=处。

由于CIC 滤波器的幅频响应的曲线形状不能改变，要减小最大通带衰减只能减小有用信号带宽占主瓣带宽的比例。而主瓣的宽度（零点的位置和数目）是由RD 决定的。因此如果信号的带宽确定，要保持通带衰减在允许的范围内，那么抽取后的取样率就不能太低。此外要减小旁瓣幅度只能通过增加滤波器的级数N ，但是随着N 的增加，主瓣将变得越来越尖，即通带衰减将变大。所以设计CIC 滤波器主要是根据通带和阻带指标选取适当的抽取因子和级数。Hogenauer 已把6~1=N

，

图1 用于抽取的积分梳状滤波器结构 图

2 差分延迟为1和2时抽取后的混迭情况