数字下变频FPGA实现

DDC 参数 动态 配置
输 出 至 D S P
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图 2 FPGA 内部模块框图
3 数字下变频技术
1) 数字下变频中的频谱搬移
数字下变频的理论模型如图 3 所示，主要功能为以下三方面：第一，数字混 频器将 A/D 采样的数字中频信号和数控振荡器（NCO）产生的正交本振信号相 乘，将特定频率的中频信号下变频至基带；第二，低通滤波以滤除带外噪声，提 取有用信号；第三，改变采样速率，降低输出数据率，以利于后级 DSP 处理。 抽取因子变化范围越大（本设计抽取因子为 2~896） ，则可设计实现宽带或窄带 VB-DDC 的灵活性越高。
中频信号 A/D AD6645 FPGA EP2S60F672C4 McBSP接口 DSP DM6437 100M 以太网
时钟100MHz
图 1 宽带数字接收机中频部分
本文主要讨论该系统中的 FPGA 部分， 其内部各模块框图如图 2 所示。 由图 可见，本设计中的 VB-DDC 可根据处理信号带宽要求，灵活选择下变频器结构 为传统下变频结构的窄带 DDC 或者基于多相滤波结构的宽带 DDC， 或者联合使 用两种结构。
−n
+∞
D −n
)
(2)
令
Ek ( z ) = 0,1,...D − 1 ∑ h ( nD + k )( z ) , k =
n =0 D −1
(3)
将（3）式代入（2）式可得：
H ( z ) = ∑ z − k Ek ( z D )
k =0 D −1
(4)
式（4）即为 H ( z ) 的多相滤波表达式。若将其和抽取器相结合，则可得抽取 器多相滤波的高效结构如图 6 所示。 由图可见， 此种结构的滤波在抽取之后进行， 可大大降低对硬件的速度要求。 在多相滤波结构中，滤波器阶数由原来的转移函数的 N 个减少到现在每个分支 上的 N / D 个，可以减少滤波运算的累积误差，提高运算精度。 多相滤波结构的数字下变频器在抽取倍数 D 很大时，所需低通滤波器阶数 会很高，需要很多乘法器单元，乃至无法实现。所以本文结合了多相滤波结构与 传统窄带数字下变频结构各自的优点， 实现了在现有硬件条件下性能与资源的平 衡。
Receivers. The Variable-Bandwidth Digital Down-Converter (VB-DDC) ,which is suitable for Wideband Digital Receiver, is implemented in FPGA chip Stratix II EP2S60F672C4. The VB-DDC combines the advantages of traditional digital down-conversion architectures and poly-phase filter architectures, realizes efficient high-speed processing for input IF signal, and could configure the bandwidth of signal processing flexibly in a large range. Hardware test result shows the effectiveness of this design.
x ( n)
(a)
⊗ ⊗
(b) NCO
低通滤波 (c) 低通滤波 (d)
D抽取 (e) D抽取
I
cos(ωC n)
Q
− sin(ωC n)
图 3 数字下变频理论模型
数字下变频对输入实信号的频谱搬移过程如图 4 所示，其中图 4（c） 中 的阴影部分为图 2 中低通滤波后信号（d）的频谱。
X (e jω )
I 时钟 重 配置
中频 信号
I NCO Q
AD 6645
S W I T C H 开关
2选1 I_N BUS MUX Q_N Q
I_W 2 多相滤波结 构的宽带滤 Q_W 选 1 波器 B U S I_N Q_N M U X
M c B S P 接口
配置 参数
I Q
FPGA EP2S60F672C4
S W 窄带滤 I 波器组 Q_N T C H I_N
x (n)
D
z −1 z −1
E0 ( z )
y ( n)
D
E1 ( z )
z −1
D
ED−1 ( z )
图 6 抽取器多相滤波的高效结构
4 基于 CORDIC 算法的 NCO 模块
NCO 的主要功能就是产生一个理想的频率可变的正弦或余弦序列。数学表 达式如下：
= ) cos(2π × S (n f LO × n), (= n 0,1, 2...) fS
A
…
−2π −π −ω1 0 ω1 π
…
2π
ω
(a)下变频前实信号频谱
X (e jω )
−ω1 0
(b)复本振信号频谱
ω
X (e jω )
A
…
−2ω1
… 0
2ω1
ω
(c)混频后的信号频谱
图 4 数字下变频完成的频谱搬移
2) 数字下变频器两种典型结构 a) 传统窄带数字下变频结构
图 5 传统窄带数字下变频结构
b) 基于多相滤波的宽带数字下变频结构
多相滤波结构是一种高效的FIR实现方式，其基本原理如下 [3]。 在 FIR 滤波器中，转移函数为：
H ( z) =
n = −∞
∑ h ( n )z
+∞
−n
(1)
对（1）重新组合得：
H ( z) =
∑ z −k
k=0
D −1
n = −∞
∑ h(nD + k )( z
(5)
式中 f LO 为本振频率; f S 为 DDC 输入信号的中频信号采样频率。 在本设计中， f LO 要求动态可变， f S 为 100MHz。输入中频信号与其相乘完成混频运算。 Altera 推荐使用现成的或经过测试的宏功能模块、IP 内核，用来增强已有的 HDL 的设计方法。所以本设计的 NCO 使用 Altera 提供的 NCO IP 内核，基于 CORDIC 算法实现以节省 RAM 资源。当 NCO 输出本振频率为 32.4MHz 时，输 出信号的频率响应如图 7 所示。由图可见，NCO 输出信号的质量是令人满意的。 数字混频器即乘法器使用硬件乘法器单元，其速度比 LE 搭建的乘法器有较 大优势，能够满足 100MHz 的运算速度要求。 NCO 部分的实现如图 8 所示， A/D 送来的 14bits 精度的输入信号与 NCO 产 生的 18bits 正弦样本信号和余弦样本信号以 100MHz 的速率相乘， 就完成了输入 信号与本振信号的混频运算，输出为 32bits 有符号数 I、Q。 NCO 的频率分辨率计算公式为：
基于 FPGA 的宽带数字接收机变带宽数字下变频器设计
作者：王晓 导师：夏威 韩春林
（电子科技大学电子工程学院，成都，611731）
摘要：数字下变频器（Digital Down-Converter，DDC）是宽带数字接收机的重
要组成部分， 本文基于 FPGA 芯片 Stratix II EP2S60F672C4 设计了一个适用于宽 带数字接收机的带宽可变的数字下变频器（VB-DDC） 。该 VB-DDC 结合了传统 数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处 理， 同时可以在较大范围内对信号处理带宽进行灵活配置。硬件调试结果验证了 本设计的有效性。
变带宽数字下变频器 （Variable-Bandwidth Digital Down-Converter, VB-DDC） 可以对多种带宽的输入信号进行处理，因此其在雷达、通信、电子侦察等有广泛 应用。商用数字下变频器如intersil公司单通道DDC：HSP50214B等，虽然可以实 现处理带宽可变，但是其最高输入数据采样率只有 65MHz [1]，而且由于其采用 多级级联积分梳状滤波器（Cascaded Integrator-Comb, CIC）的传统下变频结构， 因此处理带宽较窄， 不超过 1MHz， 不适合作为宽带数字接收机的数字下变频器。 基于多相滤波结构的宽带DDC可以处理宽带信号，但是处理带宽一般固定，而 且当需要处理信号的带宽很窄时，因为抽取因子变大，所需乘法器数目增多，但 是乘法器的工作频率降低，所以其资源利用率很低。 本文基于 Altera 公司的 Stratix II EP2S60F672C4 所设计的 VB-DDC 结合了传 统数字下变频结构与多相滤波结构的优点， 实现了对输入中频信号的高效高速处 理，同时可以在较大范围内对信号处理带宽进行灵活配置。当 A/D 输出中频信 号采样率为 100MSPS 时，本文设计的这种 VB-DDC 信号处理带宽可在 40MHz~8KHz 的范围内灵活配置，输出基带信号数据率可在 50MSPS~112KSPS 的范围内变化。
关键词：带宽可变；DDC；多相滤波；FPGA
An FPGA Implementation of Variable-Bandwidth Digital Down-Converter in Wideband Digital Receiver
Author: WANG Xiao Tutor: XIA Wei, HAN Chunlin
Key words: variable-bandwidth; DDC; poly-phase filter; FPGA
1 引言
数字下变频器（Digital Down-Converter，DDC）是宽带数字接收机的重要组 成部分，是连接高速 A/D 变换器与后级数字信号处理器（DSP）之间的桥梁，所 以其运算速度直接影响了 A/D 最高采样率的确定，同时也决定了接收机的最大 处理带宽。 宽带数字接收机要求能对多种带宽的输入信号进行处理， 因此对 DDC 提出了更高的要求：带宽可变。
2 系统结构
本文所设计的VB-DDC用于如下图 1 所示的宽带数字接收机中频处理系统 中，该系统硬件主要由 1 片FPGA：Altera公司Stratix II 系列的EP2S60F672C4， AD公司的宽带A/D转换器AD6645（14Bit，最高采样率达 105MSPS）[2]，以及TI 公司的达芬奇系列数字信号处理器：TMS320DM6437。 本系统的数据流程如图 1 所示，A/D 采样的中频模拟信号输出至 FPGA， FPGA 中的 VB-DDC 将中频信号下变频至基带，再通过 McBSP 接口将基带信号 传给 DSP 进行解调、功率谱估计等数字信号处理，最后 DSP 再将结果通过以太 网送至上位机 PC 进行显示。同时，VB-DDC 可通过 McBSP 接口接受上位机 PC 传来的配置参数，实现 DDC 的动态配置。
好，通常需要采用多级 CIC 级联的方法加大阻带的衰减。同时由于 CIC 滤波器 的通带很窄，使其不适合用作宽带数字下变频器。HB 滤波器的滤波器系数近一 半为零，可以节省近一半的乘法器，因此被作为第二级低通滤波和抽取。HB 的 抽取因子固定为 2，特别适合采样率降低一半的要求。通过 CIC 和 HB 滤波抽取 后，基带信号由最初的高数据率被降到较低的速率，适于后级 DSP 处理。FIR 滤波器的主要用途是对整个信道进行整形滤波。
传统的窄带数字下变频结构如图 5 所示， 这种结构也是目前绝大多数商用数 字下变频器采用的。A/D 采样得到的数字中频信号输入 DDC 后，先与 NCO 产 生的两路正交本振信号相乘，将数字中频信号混频到基带。由于 A/D 的采样速 率较高(本设计中中频信号采样率 f s =100MHz)， 而混频后得到的数据率和采样速 率是一致的（100MSPS） ，后级的 DSP 很难达到这个处理速率，因此先通过级联 积分梳状滤波器（CIC）和半带滤波器（HB）进行大的抽取，使数据率快速降下 来，再由 FIR 进行滤波。CIC 滤波器的系数都为 1，因此只有加减运算，没有乘 法运算， 硬件实现时可达到很高的处理速率，很适合作抽取系统中的第一级抽取 和进行大的抽取因子的工作。但是 CIC 滤波器的过渡带和阻带衰减特性不是很
(School of Electronic Engineering, University of Electronic Science and Technology of China , Chengdu , 611731)
Abstract: Digital Down-Converter is an important part of Wideband Digital