orcad导入allegro
Cadence Allegro OrCAD V16.5 安装步骤

Cadence Allegro / OrCAD V16.5安装步骤步骤一:安装License Server - (Server端)安装前注意事项 :1. 请确认所登入的帐号拥有本机完整的Administrator管理者的权限,若是安装在 Vista或 Win 7 作业系统中,请先将使用者帐户控制设定( UAC ) 调降至最低。
2. 请将以安装在作业系统中的防毒软体及防火墙暂时关闭,以免干扰安装作业。
3. 如果所购买的软体版本或 License 有需要加挂DongleKey认证※※※请务必先安装License Server/驱动程式再插上Dongle Key※※Í USB 硬体锁Í Parallel Port硬体锁Note01:Allegro V16.5支援作业平台.Windows 2008 R2 Server; Windows XP Professional SP3.Windows Vista (32 and 64 bit) , Starter 和 Home Basic 除外.Windows 7 (32 and 64 bit) (Home Premium, Professional, Enterprise, and Ultimate)**Windows Vista及 Windows 7 作业系统不支援 FLEXid 8 黑色Print Port KEYNote02:Allegro/OrCAD V16.5不支援 Windows NT 及Windows 2000 及Windows XP Home EditionNote03:Allegro/OrCAD V16.5 不支援IPF chip ( Intel Itanium 64-bit ) ,HP PA RISCNote04:在Windows server不能以 Windows Remote Desktop(类似终端机 terminal services)的方式执行Note05 : 电脑名称不允许使用中文名称◆伺服器端的授权伺服器安装【Step A1】﹕将Allegro / OrCAD V16.5 版的安装光碟放进DVD光碟机中,系统会自动执行操作介面(如果没有自动执行,则可直接对DVD光碟中执行setup.exe后),进入安装主画面,如下图所示。
ORCAD转化allegro

#16 Info: PCB Editor does not support Dots(.), Forward Slash(/) and White space in footprint names. The supported characters include Alphabets, Numerics, Underscore(_) and Hyphen(-).由于我们在实际设计过程中,通常使用ORCAD进行电路前期设计,得到的是电路的max文件为了利用Cadence进行电路仿真,首先需要将ORCAD的max文件转换为Allegro 的brd文件.完成这一转换的工具是Cadence公司提供的一组附件,该附件包含4个文件,分别是Layout.ctl,Layout.fnt,layout.ini和Toallegro.exe. 使用时需要设置好路径和环境变量然后运行Toallegro.exe文件,在提示下输入所要转换的max文件名就可以将max文件转换为bsd文件.但是需要特别注意的是 ,转换后的brd文件与原来的文件相比有一些隐蔽性的问题,列举如下:首先,元件的焊盘名和封装名会出现问题,在ORCAD中合法的命名规则在ALLEGRO中则可能不合法.例如:在ORCAD中可这样定义一个封装名"SBGA \1.27M\K31\W31\P304",但是在转换至Allegro的bsd文件时会转变为"SBGA127ML31W31P304";而在ORCAD中定义的焊盘名 "9DT I0.038X0.032"在转换至ALLEGRO 的brd文件时会转变为"9DTI0_038X0_032".即它将封装名的"\"删掉而将焊盘名的"."改为"_"有的焊盘名如果与ALLEGRO 中的一些关键字重名,必须将其改名才能转换成功.第二,它会给PCB自动加上默认叠层,然而ORCAD中没有叠层的选项.第三,它不能将原来的各种线宽、间距带到allegro中.第四,在将ORCAD的max文件转换至ALLEGRO的brd文件后,有时会发现转换后的brd文件在ALLEGRO中虽然能够正常打开,但是却不能正常存盘,它只能将PCB的brd文件存为*.SAV文件.解决的方法是在dos环境下执行dbfix命令纠正该错误.第五,转换至ALLEGRO的brd文件的装焊层有些元件值没有带过来,因此不能在allegro的brd文件中输出装焊图.第六,也是最重要的一点,在ALLEGRO中自动加上叠层后,将原来的通孔焊盘按照默认叠层结构自动改变, 如果要调整叠层结构,就必须对每一个通孔焊盘进行修改,否则会出现很严重的后果.因为在ALLEGRO中每一层都定义了各种焊盘,根据不同的层进行选择,相比之下,ORCAD只在平面层上才定义热焊盘.在成功转到ALLEGRO之后还需要做些仿真前的准备. 首先是根据器件的Datasheet对器件的IBIS进行检查, 检查的内容包括:察看IBIS库是否有语法上的错误,这个可以在将IBIS文件转换成dml文件报告时看出,或是在转换后的dml文件上,用ALLEGRO的工具中的dml check选项进行检查;管脚的输入、输出类型是否正确;VI、VT曲线是否有明显的非单调性、不连续性或其他明显的错误;对所有的管脚模型是否都有Max,Min,Typical值以及它们的关系是否正确,如果只有Typical值,那么仿真的时候只能用Typical;所有的输出和双向管脚模型是否都有测试负载值,即 Cref,Rref,Vref和Vmeas,如果是纯容性测试负载,可以没有Rref;在标准测试负载情况下,VT 的上升和下降的波形是否达到了Vmeas的值;IBIS库的管脚是否与器件的Datasheet管脚相一致.做完这些检查之后,就要对相应的器件指定各自的IBIS库.而对离散器件,则要手工加上SPICE库,接着需要指定DC网线的电压值,这是为以后抽取模型时,不至于把 DC网线当成是信号网线.再下一步进行叠层编辑时, 还需要同制板厂商联系,让他们给出满足需要的pcb 各层的介电常数,介质厚度,铜皮厚度以及叠层的顺序 ,上述参数要填在叠层表中.做完准备工作后,就可以抽取网线的拓扑结构进行信号完整性仿真了.仿真分为2种:一种是数据线仿真, 一种是时钟线仿真,这都是在同步电路下进行的.仿真时应该从器件的Datasheet中查找以下的参数:Tco.min,Tco.max,Tcycle,Tsetup.min,Thold.min;从所提供的时钟的Datasheet中查找以下参数Tskew.clk,Tjit;;另外还需要估计PCB的Tskew.pcb,给出余量Tmargin. 然后根据以下两个计算公式计算两个参数Tsettledelay.max和Tswitchdelay.min.这两个算式分别为:Tsettledelay.max≤ Tclcle-Tco.max-Tsetup.min-Tskew.clk-Tskew.pcb-Tjit-Tadj; Tswitchdelay.min≥Thold-Tco.min+Tskew.pcb+Tskew.clk经过仔细分析,发现该公式确实已考虑得非常周全,把上升和下降沿的细微时间以及沿的细小抖动也,包含在内,这可能也是Cadence的PCB软件中最核心最精华的部分.通过公式算出Tsettledelay.max,Tswitchdelay.min后,需要和根据拓扑结构仿真出来的Tsettledelay.max,Tswitchdelay.min值进行比较以便用来调整参数这些参数包括:布线长度、线阻抗、线速、增加减电阻、电容、节点的位置以及线的连接方式等,时钟线还需考虑它的单调性,参数调节是不能随心所欲的,不仅要找一定的规律,还要考虑到PCB叠层的参数设置及一些现实所允许的值.这样才能找到适合实际PCB的,比较理想的拓扑结构.否则如果在自动布线完成后才发现拓扑结构有问题,就需要来回进行修改.还要注意一点,就是所有以上参数都必须在最坏情况下找出它们的最大范围. 所谓最坏情况是指,在仿真Tsettledelay.max数据时, 必须是在slow的环境下;而仿真Tswitchdelay.min数据时,必须在fast的环境下进行.在我们仿真的过程中,还发现有些器件的Tco.min和Tco.max是在不同的测试条件下测试的,在仿真时还要改变dml库的测试环境值,才能测出更准确的值.调整好拓扑结构后,千万别忘了填写拓扑结构的限制表,限制表里头才是最终起作用的限制条件,接下来只要将填好限制后的拓扑结构加在同类网线上,然后转到SPECTRA中进行自动布线,SPECTRA会尽量根据限制自动布线,但是,最后在ALLEGRO 中做检查时会发现有一些DRC 报告是因为没有按照限制完成布线,它会提示限制是多长,而实际只布了多长,这时,一种解决方法是删除所有线,改变器件位置,重新自动布线;再一种就需要改变拓扑结构.如果两种方法都失败了就要考虑到换性能更好的器件.按照以上方法一块高质量信号完整性的高速PCB就已基本完成.通过使用Cadence软件进行信号完整性的仿真,我们体会到该软件具有很强的实用性,对于硬件设计人员来说,是一种不可多得的设计工具,对高速PCB来说尤为如此.当然,对于这样一个高智能仿真软件,使用起来也并不那么容易,如果对它的内部计算不甚了解, 很有可能会因为一两个参数或选项的错误而导致仿真结果失败,希望本文能够起到一定的帮助作用.。
orcad导入allegro步骤 -回复

orcad导入allegro步骤-回复Orcad导入Allegro步骤为了将Orcad项目导入到Allegro中,需要按照以下步骤进行操作。
本文将一步一步回答如何导入Orcad项目到Allegro。
第1步:确认技术需求和软件版本在开始导入Orcad项目到Allegro之前,确保您具备所需的技术需求和正确的软件版本。
首先确保您拥有最新版本的Orcad和Allegro软件。
此外,您还需要对两个软件的文件格式和兼容性有一定的了解。
第2步:备份项目在开始导入项目之前,建议您先备份Orcad项目。
这是为了防止项目数据的意外丢失或损坏。
备份项目的最简单方法是创建一个项目副本,并将其存储在单独的文件夹中。
这样可以确保在导入过程中出现问题时,您可以随时恢复到原始Orcad项目。
第3步:导出Orcad项目为设计交换格式(DXF)文件Orcad和Allegro之间的兼容性问题是导入项目的主要挑战之一。
一种解决兼容性问题的方法是将Orcad项目导出为DXF文件。
Orcad有一个内置的导出功能,可以将项目导出为DXF格式。
按照以下步骤导出项目:a. 打开Orcad项目,然后选择“文件”菜单中的“导出”选项。
b. 在导出窗口中,选择DXF作为导出文件的格式,并选择要导出的PCB 设计文件。
c. 设置导出选项,如图层设置和单位设置等。
d. 确认设置后,点击“导出”按钮,将项目导出为DXF文件。
第4步:打开Allegro,创建新项目在导出Orcad项目后,现在可以打开Allegro并创建一个新项目。
按照以下步骤操作:a. 启动Allegro软件,然后选择“文件”菜单中的“新建”选项。
b. 在新建项目向导中,选择合适的模板并设置项目属性。
c. 定义新项目的名称和位置,并设置其他相关参数。
d. 确认设置后,点击“完成”按钮,创建新项目。
第5步:导入DXF文件到Allegro在Allegro中导入DXF文件是将Orcad项目转换为Allegro格式的关键步骤。
ORCAD出ALLEGRO网表非法错误案例:

错误报告内容:Spawning... "D:\Cadence\SPB_16.5\tools\capture\pstswp.exe" -pst -d"e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\hj-am13-mb-v000.dsn" -n "e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\allegro" -c"D:\Cadence\SPB_16.5\tools\capture\allegro.cfg" -v 3 -l 31 -s "" -j "PCB Footprint"-hpath "HPathForCollision"#1 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#2 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#3 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#4 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#5 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#6 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#7 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#8 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#9 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#10 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#11 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#12 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#13 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#14 ERROR(ORCAP-36055): Illegal character in \hj-am13-mb-v0.0.0(a10)\.#15 ERROR(ORCAP-36035): Multiple pin GND's which have different nets connected for J10: SCHEMATIC1,6.VIDEO_DEC (96.52, 175.26).#16 ERROR(ORCAP-36018): Aborting Netlisting... Please correct the above errors and retry.Exiting... "D:\Cadence\SPB_16.5\tools\capture\pstswp.exe" -pst -d"e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\hj-am13-mb-v000.dsn" -n "e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\allegro" -c"D:\Cadence\SPB_16.5\tools\capture\allegro.cfg" -v 3 -l 31 -s "" -j "PCB Footprint"-hpath "HPathForCollision"INFO(ORCAP-32005): *** Done ***分析原因:首先确认了是非法字符,ORCAD包含的非法字符有:”/”、“<”、“>”、“#”、“$”、“(”、“)”。
pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结

源库替换掉原来有非法路径信息的库元件1 U: E" `: z( J0 G; m
元件的引脚也要严格区分,如某个引脚定义为output 则该引脚不能连到地。这也会造成同步失败
元件的引脚名和引脚号不能分别不能与另一个引脚有重复的部分)
转换后没有REF的问题,发现在不开ALLEGRO的情况下,直接运行PADS_IN.EXE是可以的,INI文件用安装目录下的。
E:\Cadence\SPB_15.5.1\tools\pcb\bin\pads_in.exe,E:\Cadence\SPB_15.5.1\tools\pcb\bin\pads_in.ini
2,pads输出powerpcb3.5格式的asc文件,
3,在allegro里面导入asc文件
4,在allegro导出库文件.
5,在用户设置里面,设置焊盘和flash的两个库文件的路径,都指向刚从allegro导出的库
6,打开orcad,输出网表,选择要同步的allegro PCB,并指定要生成的allegro PCB
导入pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结)
步骤
1,先将orcad原理图与pads PCB严格同步,同时保证pads的每一种元件的库都有元件序号和值的label(两个label),不然会出现同步allegro传送网络表时会出现没有标示的问题
7,执行同步。(此过程会产生很多问题,大部分的问题原因是,
原理图的焊盘个数与PCB库焊盘个数不一致, 修改原理图,保证与PCB库一致
OrCAD-PSPice-Allegro学习笔记(1121)

OrCAD--Pspice--Cadence 软件组成及功能Pspice原来不是OrCAD公司的产品,后来被OrCAD公司收购,并且集成OrCAD软件中,现在的OrCAD版本全部包含完整的Pspice。
Cadence是全球著名EDA软件公司,在OrCAD公司收购Pspice之后,将OrCAD公司收购,所以现在的OrCAD软件(包含Pspice)应该属于Cadence公司的产品。
Cadence公司针对PCB方面的EDA产品大概可以分为高端和低端,高端的是Cadence SPB,低端的是OrCAD。
不管高端低端,原理图设计主要用OrCAD 中的原理图软件---Capture CIS。
PCB绘图方面,高端Cadence SPB的叫Allegro,低端OrCAD的现在主要用Allegro的简化版,OrCAD都会包含完整的Pspice。
设计低端电路板一般用法:使用OrCAD(包括Pspice)来设计原理图部分,使用PADS设计PCB部分(高端的用Allegro)。
1、Orcad:Capture:电路原理图设计软件,可生成模拟电路、数字电路和模/数混合电路。
Pspice:电路仿真软件,可对Capture生成的原理图进行仿真分析,并对其进行优化。
Layout:印刷电路板图设计软件,可将Capture生成的原理图,转为印刷电路板图(PCB)-----不好用,一般选用PADS或Allegro进行Layout。
Express:逻辑仿真软件,可对Capture生成的数字电路模拟仿真,用于可编程逻辑器件设计。
2、Pspice:在电路系统仿真方面,独具特色,其他软件无法比拟,适合系统及电路级仿真,被公认为是通用电路模拟程序中最优秀的软件。
Cadence把Pspice AD和Pspice AA整合成一个产品包,并改名为AMS simulator。
----庞大的上万种元器件库,并可生成新元器件----高精度元器件模型、仿真精度高PSpice的四个主要/基本电路分析:----直流分析DC Sweep----交流分析AC Sweep----瞬态分析Time Domain(时域扫描)----直流工作点分析Bias Point(偏置点分析)3、Cadence Allegro:Allegro是Cadence推出的先进PCB设计布线工具。
6 网络表的导入

Netlist导入网络表是连接原理图和Allegro Layout图档的桥梁。
在这里所介绍的Netlist的导入只是针对从Captrue9.2.3(原理图部分)产生的Netlist导入Allegro14.2(Layout部分)。
1.在Orcad Captrue中设计好原理图。
2.然后由Orcad Captrue产生Netlist(annotate是在进行原理图根据第五步产生的资料进行编改)。
3.把产生的Netlist导入Allegro(layout工作系统)。
4.在Allegro中进行PCB的layout。
5.把在Allegro中产生的back annotate(Logic)导出(在实际layout时可能对原有的Netlist有改动过),并导入Orcad Captrue里进行回编。
Netin的两种常用的方式:第一种:在Capture里输出netlist时选Allgero的方式;Allegro中导入的时候选Capture;第二种:在Capture里输出netlist时选Other,再选Allegro.dll的方式;Allegro中导入的时候选Other;下面内容会涉及到Device File这概念,下面先对Device File 介绍一下:Device 是一个文本文件,内容是描述零件以及Pin的一些网络属性。
包含的内容参考下面:可选(推荐)必备项目可选项目必备项目◆Captrue中的电路图整理在Captrue中可以加入一些对以后layout有帮助的定义,在下面会介绍这些定义。
零件的定义在零件的定义中和layout最有关的是定义零件中可以swap的pin和Functions。
下面就来详细介绍一下这个定义。
◆在原理图部分的定义如果用第一种方法导出Netlist的话,就要在原理图中就进行定义。
Swap Pin1.用鼠标点选想定义的零件。
2.点选菜单中Edit>Part。
3.点选菜单中View>Package。
ORCAD16.3中设置在ALLEGRO中切换ALT_SYMBOL

symbol name: 不 用 多
说,ALLEGRO 中封装名字,
可以加多个,用“,”隔开。
3. OK, 保存导出 Netlist,
4. 进入 Netlist 设置窗口,选择好我们刚才打开的 PCB 文件,
5. 在下面的窗口中,点击确定, 继续下面,不用理会,
5. 进入 ALLEGRO 窗口, 还是刚才我们打开的那个文件,
它对应的 ALLEGRO pcb 如下面图:
设置 ALT_SYMBOL 的具体操作共 7 步,
我们来给 R1,R2 加 ALT_SYMBOL, 1. 在 ORCAD 中选中 R1, R2, 编辑它们的属性如下:
2. 然后进入属性编辑窗口如下,点击“New Column..”,进入新窗口“Add New Column”, 依 次 在 Name 栏 中 输 入 ALT_SYMBOLS, Value: 栏 中 输 入 (T:0805RF_WV_12D;B:0805RF_WV_12D),
点击 OK 确认后,如下:
此栏语法为:
(T:
footprint_symbol_name-1,
footprint_symbol_name-2 ; B:
footprint_symbol_nameห้องสมุดไป่ตู้1,
footprint_symbol_name-2)
T 代表 TOP 层, B 代表
BOTTOM 层 , footprint
6. 选择 MOVE 命令,选择中 Symbols, 第一步
第三步
第二步
7. 选中 R1, 然后点击右键,选择 ALT Symbol,
点击左键放下元件,
快 看 , ALT_SYMBOL, 它来了!!!!!
orcad footprint和allego对应 -回复

orcad footprint和allego对应-回复Orcad Footprint and Allegro Correspondence: A Comprehensive GuideIntroduction:In the world of electronics design, having accurate and reliable component footprints is essential for successful PCB layout. Two popular software tools used by designers are Orcad and Allegro. In this article, we will explore the correspondence between Orcad Footprint and Allegro, discussing the steps to seamlessly transition between the two software platforms.Section 1: Understanding Orcad Footprint1.1 What is Orcad Footprint?Orcad is a powerful suite of software tools for electronic design automation (EDA). Orcad Footprint, a component of the Orcad family, is used for creating, editing, and managing component footprints, which are representations of physical components used in PCB design.1.2 Creating a Footprint in OrcadTo create a footprint in Orcad, follow these steps:- Open the Orcad PCB Editor tool.- Go to the Footprint menu and select "New Footprint."- Specify the name and package type of the component.- Begin adding pads, traces, and other features according to the manufacturer's datasheet.- Save the footprint for future use.1.3 Associating a Footprint with a Symbol in OrcadIn Orcad Capture, the schematic design tool, you can associate a footprint with a symbol to establish a connection between the schematic and PCB. This step ensures that the correct footprint is used during layout.- Open Orcad Capture.- Add a new symbol or select an existing one.- In the Property Editor, select the associated footprint for the symbol.Section 2: Introduction to Allegro2.1 What is Allegro?Allegro is a comprehensive PCB design software suite developed by Cadence Design Systems. It offers advanced tools and features for design, analysis, and manufacturing of printed circuit boards.2.2 Importing Orcad Footprint into AllegroTo import Orcad Footprint into Allegro, follow these steps:- Open Allegro Design Entry HDL.- Go to the Tools menu and select "Import Orcad PCB Editor Footprints."- Browse and select the desired Orcad footprint file.- Allegro will convert the footprint for use in Allegro PCB Designer.2.3 Using the Converted Footprint in AllegroAfter importing the Orcad footprint into Allegro, you can use it in your PCB design.- Open Allegro PCB Designer.- Place the imported Orcad footprint onto the PCB layout canvas. - Connect the footprint with other components and route traces to complete the design.Section 3: Tips for a Seamless Transition3.1 Ensuring CompatibilityBefore importing Orcad footprint into Allegro, it is crucial to ensure compatibility between the two software versions. Verify the compatibility matrix provided by Cadence Design Systems on theirofficial website.3.2 Verifying Imported Footprint AccuracyAfter importing the Orcad footprint into Allegro, thoroughly review the converted footprint for accuracy. Check dimensions, pad sizes, and other critical details against the original Orcad footprint.3.3 Modifying Footprints in AllegroIn some cases, you may need to make modifications to the imported Orcad footprint in Allegro to align with the specific design requirements. Allegro PCB Designer offers powerful editing tools for making these modifications.3.4 Libraries and SynchronizationTo maintain a consistent library across Orcad and Allegro, establish a proper synchronization process. Ensure that any changes made to Orcad footprints are reflected in the Allegro libraries and vice versa.Conclusion:In this article, we explored the correspondence between Orcad Footprint and Allegro, two widely used software tools in theelectronics industry. We discussed the steps involved in creating and associating footprints in Orcad, as well as importing and utilizing Orcad footprints in Allegro. Additionally, we provided tips for ensuring compatibility, verifying accuracy, and maintaining library synchronization during the transition process. By following these guidelines, designers can seamlessly integrate Orcad footprint designs into Allegro PCB layouts and achieve successful electronic designs.。
Orcad_CaptureCIS_Allegro(最新整理)

Orcad_Capture CIS_AllegroOrcad_Capture CIS_Allegro (1)Q&A (2)Capture CIS (3)库文件 (3)分裂元件的画法: (3)画原理图相关 (3)网表文件的建立 (3)SCH更新后反馈给layout (4)杂 (4)Class和sub class的概念 (4)图形界面右边的Option, Find和Visibility (4)Edit property: (4)用户自定义设置的保存: (4)尺寸标注: (4)确认保存 (4)封装的建立 (4)焊盘的建立 (5)自定义通孔的建立 (6)器件封装的建立 (7)关于VIA (7)双面金手指制作: (7)封装库获得的简易方法: (8)电路板的建立 (8)电路板准备工作 (8)图纸大小extent修改: (8)DXF导入: (8)DXF导入之后的Z-COPY: (8)安装孔的添加: (8)层叠结构: (9)属线的显示与隐藏: (9)器件layout (9)导入网表: (9)内建的器件: (9)Quick place: (9)器件摆好之后显示信息太多导致非常乱的解决办法 (9)器件旋转角度: (9)器件封装silkscreen和assembly top的refdes误删的恢复: (9)精确摆器件: (9)布线过程中的摆件修改: (9)布线 (9)约束相关 (9)区域约束设置: (10)特定网络显示: (10)Xnet设置: (10)Xnet属性删除: (10)设置拓扑约束: (11)走线长度约束设置: (11)等长设置: (11)差分对设置: (11)差分对走线: (11)电源和地的飞线显示开关: (12)Fanout: (13)动态延迟显示: (13)独立过孔添加: (13)蛇形走线: (13)走线顺序: (13)铺铜 (13)地层: (13)内电层分割: (13)孤岛删除: (13)表层铺铜避让显示: (13)出图 (13)光绘前检查项: (13)丝印: (14)丝印批量字体改变: (14)圆形钻孔: (14)其他形状钻孔: (14)钻孔表和钻孔图: (14)出图基本设置: (14)出图的层: (14)给厂商的文件: (15)CAM350 (15)阻抗设置Edit project property 中的x y坐标哪里来的?3D文件如何导出BOM表:在quick report中有Assembly表格和图纸:assembly的坐标文件在quick report的component report拼板摆件如何不跟随grid走?库文件原件是怎么样建立的,在那个界面里?首先树形文件中有一个文件夹library,然后需要在library中添加任何一个OLB的库,选中那个库,右键就可以添加新的元件。
Allegro的使用总结

Allegro的使⽤总结1. Allegro中我设置了highlight的颜⾊为⽩⾊,但选中后颜⾊是⽩蓝相间的,很不⽅便查看。
是什么地⽅需要设置,哪位⼤虾告诉哈我?答:setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊,怎样取消?答:这个是⽤来检查跨分割的,取消的办法是:如果是4层板的话,在电源层跟地层都铺上地⽹络,然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊?答:可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可,临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络,⽽背景变暗,就像Altium Designer那样?答:可以在Display->Color/Visibility->Display->Shadow Mode打开该模式,并且选中Di m active layer即可。
5. 快速切换层快捷键答:可以按数字区⾥的“-”或“+”来换层。
6. OrCAD跟Allegro交互时,出现WARNING [CAP0072] Could not find compone nt to highlight错误等?答:OrCAD输出⽹表,Allegro导⼊⽹表,确保两者对的上号,然后在Orcad选中元件,再右键Editor Select,即可在Allegro中选中该元件;反过来,在Allegro中要先Highlight某元件,在Orcad中变会选中该元件。
1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。
然后orcad中 Tools/creatn etlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出⽹表的路径。
修改不规范Orcad生成的网表,正确导入allegro(四)

修改cadence生成的网表,正确导入allegro原理图是硬件用Orcad画的,不太规范,存在一些非法字符等错误,如果pcb用pads设计那是可以导入网表,可以同步,方法后续会说明,但用allegro设计,存在非法字符是不能直接导入网表,需要修改网表。
要正确导入必须要有正确的网表和库文件。
库文件:上次讲了pads转allegro,生成了brd文件,这里就可以用brd导出allegro的库,但库存在一些问题,问题的修改方法,可参考之前的文档--allegro修改pads生成的库文件。
网表:接下来就是要说明的重点。
A.打开Orcad的原理图,用第三方网表导出后缀名的文件。
为了避免后续找不到库文件路途,现统一放在一个文件夹内。
B.新生成brd文件,取名zxd.brd,画个板框属性,订好原点坐标。
如下图C.在allegro用第二方网表导入net,因为有非法字母,不行,出现问题报表,如图,把报表另存error.txt之后打开,一一查看错误。
可以类似总结出以下问题:1. ERROR(SPMHNI-67): Cannot find device file for 'C0402'.RE:出现这种问题,主要是库文件,缺乏一个c0402.txt文档,用allegro打开c0402.dra,选择file---Create Device...---选择IC,确认ok即可。
这里只是选择一个代表,所有的库文件,都要如此做,生成TXT文档。
2. ERROR(SPMHNI-67): Cannot find device file for 'SOT23_123'.RE:前面已经生成了txt文档,还出现提示,那就去确认pcb封装名字和原理图footprint名字是否一样,如图,检查发现一个中横线一个下划线,导致不一样,这里就需要修改,一般我习惯于中横线,就要改原理图的footprint。
同时还发现有以下非法字母问题:小数点、括号。
ORCAD以及Pads使用经验

1.保存/提取元件到库。
类似于pads中save to library。
方法1:在原理图中选中元件-右键-Edit Part-View(元件库编辑窗口)-Package-File-Save As-修改Name-Browse选择你要存入的库-OK方法2:Open-Library 打开你要添加元件的库。
打开原理图中的DESIGN CACHE文件夹(执行右键-Cleanup Cache,清除画原理图过程产生的元件缓存),里边显示了当前原理图中用到元件,按SHIFT连选或Ctrl多选元件(也可单选)-右键Copy,选中库-右键Paste-Save,即可加入到库。
2.删除元件库中的元件Open-Library-选中要删除的元件-Cut-Save3.自动编号:右键.dsn 选Annotate 。
首先选择Reset part references to ?进行复位,然后选择Unconditional reference update进行编号。
4.对于器件不能移动的问题,在Options - Preference - Miscellaneous选项卡选中WireDrag 下的Allow component move with connectivity changes,就可以移动到任意位置。
建议不要勾选,避免不小心移动而造成连接错误。
5.Offpage显示页码:选中设计文件-tools-Annotate-Packaging-Action-Add Intersheet References-点击ok按钮进入新的对话框,勾选第一项:Place on off page connectors。
设置X:15,Y:06.每页元件按照要求编号:选中工程.DSN ---tools---Annotate---Action---勾选Incremental reference update---勾选Refdes control required,然后在右侧设置每页原理图的编号范围。
ORCAD导ALLEGRO网表错误:ERROR(ORCAP

ORCAD导ALLEGRO⽹表错误:ERROR(ORCAP错误报告内容:Spawning..."D:\Cadence\SPB_16.5\tools\capture\pstswp.exe" -pst -d"e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\hj-am13-mb-v000.dsn"-n "e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\allegro" -c"D:\Cadence\SPB_16.5\tools\capture\allegro.cfg" -v 3 -l31 -s "" -j "PCBFootprint" -hpath "HPathForCollision"#1 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#2 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#3 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#4 ERROR(ORCAP-36055): Illegalcharacter in \hj-am13-mb-v0.0.0(a10)\.#5 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#6 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#7 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#8 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#9 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#10 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#11 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#12 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#13 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#14 ERROR(ORCAP-36055):Illegal character in \hj-am13-mb-v0.0.0(a10)\.#15 ERROR(ORCAP-36035): Multiple pin GND's whichhave different nets connected for J10: SCHEMATIC1, 6.VIDEO_DEC(96.52, 175.26).#16 ERROR(ORCAP-36018):Aborting Netlisting... Please correct the above errors and retry. Exiting... "D:\Cadence\SPB_16.5\tools\capture\pstswp.exe"-pst -d"e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\hj-am13-mb-v000.dsn"-n "e:\work\yuleying\hj-am13-mb-0.0.0\sch\hj-am13-mb-v000\allegro" -c"D:\Cadence\SPB_16.5\tools\capture\allegro.cfg" -v 3 -l31 -s "" -j "PCBFootprint" -hpath "HPathForCollision"INFO(ORCAP-32005): *** Done***分析原因:⾸先确认了是⾮法字符,ORCAD包含的⾮法字符有:”/”、“<”、“>”、“#”、“$”、“(”、“)”。
OrCAD-PSPice-Allegro学习笔记(1121)剖析

OrCAD--Pspice--Cadence 软件组成及功能Pspice原来不是OrCAD公司的产品,后来被OrCAD公司收购,并且集成OrCAD软件中,现在的OrCAD版本全部包含完整的Pspice。
Cadence是全球著名EDA软件公司,在OrCAD公司收购Pspice之后,将OrCAD公司收购,所以现在的OrCAD软件(包含Pspice)应该属于Cadence公司的产品。
Cadence公司针对PCB方面的EDA产品大概可以分为高端和低端,高端的是Cadence SPB,低端的是OrCAD。
不管高端低端,原理图设计主要用OrCAD 中的原理图软件---Capture CIS。
PCB绘图方面,高端Cadence SPB的叫Allegro,低端OrCAD的现在主要用Allegro的简化版,OrCAD都会包含完整的Pspice。
设计低端电路板一般用法:使用OrCAD(包括Pspice)来设计原理图部分,使用PADS设计PCB部分(高端的用Allegro)。
1、Orcad:Capture:电路原理图设计软件,可生成模拟电路、数字电路和模/数混合电路。
Pspice:电路仿真软件,可对Capture生成的原理图进行仿真分析,并对其进行优化。
Layout:印刷电路板图设计软件,可将Capture生成的原理图,转为印刷电路板图(PCB)-----不好用,一般选用PADS或Allegro进行Layout。
Express:逻辑仿真软件,可对Capture生成的数字电路模拟仿真,用于可编程逻辑器件设计。
2、Pspice:在电路系统仿真方面,独具特色,其他软件无法比拟,适合系统及电路级仿真,被公认为是通用电路模拟程序中最优秀的软件。
Cadence把Pspice AD和Pspice AA整合成一个产品包,并改名为AMS simulator。
----庞大的上万种元器件库,并可生成新元器件----高精度元器件模型、仿真精度高PSpice的四个主要/基本电路分析:----直流分析DC Sweep----交流分析AC Sweep----瞬态分析Time Domain(时域扫描)----直流工作点分析Bias Point(偏置点分析)3、Cadence Allegro:Allegro是Cadence推出的先进PCB设计布线工具。
Allegro教程-17个步骤

Allegro教程-17个步骤Allegro是Cadence推出的先进PCB设计布线工具。
Allegro提供了良好且交互的工作接口和强大完善的功能,和它前端产品CadenceOrCADCapture的结合,为当前高速、高密度、多层的复杂PCB设计布线提供了最完美解决方案。
Allegro拥有完善的Constraint设定,用户只须按要求设定好布线规则,在布线时不违反DRC就可以达到布线的设计要求,从而节约了烦琐的人工检查时间,提高了工作效率!更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。
软件中的Constraint Manger提供了简洁明了的接口方便使用者设定和查看Constraint宣告。
它与Capture的结合让E.E.电子工程师在绘制线路图时就能设定好规则数据,并能一起带到Allegro 工作环境中,自动在摆零件及布线时依照规则处理及检查,而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。
Allegro除了上述的功能外,其强大的自动推挤push和贴线hug走线以及完善的自动修线功能更是给用户提供极大的方便;强大的贴图功能,可以提供多用户同时处理一块复杂板子,从而大大地提高了工作效率。
或是利用选购的切图功能将电路版切分成各个区块,让每个区块各有专职的人同时进行设计,达到同份图多人同时设计并能缩短时程的目的。
用户在布线时做过更名、联机互换以及修改逻辑后,可以非常方便地回编到Capture线路图中,线路图修改后也可以非常方便地更新到Allegro中;用户还可以在Capture与Allegro之间对对象的互相点选及修改。
对于业界所重视的铜箔的绘制和修改功能,Allegro提供了简单方便的内层分割功能,以及能够对正负片内层的检阅。
对于铺铜也可分动态铜或是静态铜,以作为铺大地或是走大电流之不同应用。
动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定,以达到铜箔对各接点可设不同接续效果或间距值等要求,来配合因设计特性而有的特殊设定。
Orcad生成Allegro网表失败解决方法

Orcad⽣成Allegro⽹表失败解决⽅法错误提⽰:ERROR(SPCODD-433):Error at line 515 in file E:\NUMERICSIGN\ALLEGRO/pstxnet.dat. Error in syntax.在如下博⽂找到类似问题,发现果然是“'”pin脚定义引起的。
PCB Editor, Allegro不识别。
修改器件pin脚定义后okey! 感谢!幻翼的百度空间Cadence⽹表错误2009-02-08 13:49原理图过了DRC检查,到了⽣成⽹表的时候,突然出现以下错误:#38 DDB_ERROR: Terminating character ''''='''' not found on line 20740.DDB_INFO: File E:\laoyao\2205\SCH\allegro/pstxnet.dat not loaded打开pstxnet.dat⽂件,找到20740⾏,按照⾥⾯的描述找到相应元件的管脚,发现这是⼀个空管脚,标上了叉。
仔细检查发现没什么问题,重新调⽤该元件。
再次⽣成⽹表,出现了同样的错误,只是到了另外⼀个元件的空管脚。
不管了,再次重新调⽤……这时⼀直以为只要将有空脚的元件重新调⽤就可以了。
终于错误到了⽂件的最后⼀⾏,可是却出现了下⾯的错误:Error: Line 20926 in file E:\laoyao\2205\SCH\allegro/pstxnet.dat:Error in SyntaxDetected in function: pstParseSubscript这时的pstxnet.dat已到了最后⼀⾏,是空⽩⾏,晕,空⽩⾏居然会有错误!百思不得其解,把空⽩⾏上⾯那⾏描述的元件再替换⼀次,这时⼜出现了第⼀次显⽰的错误。
再次重新调⽤替换,⼀直到替换到ARM这个元件,狂晕,重新调⽤也不⾏!后来发现开始已经调⽤过的元件空脚还会出现问题,难道是盗版Cadence⼤BUG?只要是元件的空管脚都会出现这个错误。
Allegro PCB换PIN到OrCAD原理图中网络的回编

1.在换PIN后的PCB上导出网表:因为我们使用的原理图工具是OrCAD,所以这里logic type选择Design entry CIS,Export to directory 选择的是你要导出的网络表的路径,然后点击“Export”导出网表;2.在原理图上导出网表:上图中右边对话框默认即可,直接点击“确定”,生产网表。
3.将以上两个步骤生成的7个文件放在同一目录下:Pstchip.dat,pstxnet.dat,pstxprt.dat 是OrCAD 生成的网络表compView.dat,funcView.dat,netView.dat,pinView.dat 是从Allegro 中导出来的网络表4.打开原理图工程(注意:被反标的原理图必须是换过PIN后的PCB最后导入的原理图,否则反标会失败),在工程管理页面下,选中你要回传的工程主目录,然后点击Tools->Back Annotate,出现如下界面:在这里选PCBEditor 选项卡,PCB Editor Board File 里面选你换PIN后的PCB文件,NetList 里面选你的网络表所在路径(这个路径里面必须包含OrCAD 生成的网络表和Allegro 导出的网络表,共7 个dat 文件),Output 的路径是swp 文件的输出路径,选系统默认的就可以了,当然你也可以改成自己想要的名字和路径,但是注意路径中不要有中文名和空格就行了。
下面的Update Schematic 是一定要选上的,View Output (SWP)勾选上则完成反标后会弹出反标pin脚的报告。
最后点击确定,回传就开始了,后面弹出的对话框点击“是”就可以了注意:通过强制换Logic->Net logic强制换pin的是无法反标的!。
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orcad 导出网表到allegro的方法注意事项:一.Capture原理图的准备工作1。
Part的Pin的定义为了能顺利产生网络表,必须对Part Pin的Name、Number和Type都要定义好,并且同一Part的Name和Number是不能重复的,只有当Pin Type为Power时Pin Name才允许相同注意:如果一个零件的Power Pin有好几种Pin Name,而不同的Pin Name的Pin要接相同的Net,如:Pin name为VDD但需要接到VCC,而且Pin name为VSS也要接到VCC,此时就必须对Capture里的零件Part做一些设定2。
Part的PCB Footprint的定义在Edit-Properties中设定PCB Footprint当然先的做好封装库,你可以把它们放在./symbols下,最好建立自己的库目录。
3。
不同Part的Device设定必须不同在DEVICE栏设定值,不同Part的值不能相同,或者干脆不命名生成网表时CAPTURE会自动命名,使用他的封装,参数,还有其他的属性给他联合命名即类似如:“CAP NP_0805_0.1U”这就是自动命名的结果4。
NC Pin 定义有的时候工程师在建Capture零件的时候会把没有连接Net的Pin省略,而这些Pin在Layout 实际零件上是有的,针对这种情况需要对Capture里的零件Part做一下设定:在Capture中双击Part进入Edit Properties新增一项NC PropertyProperty的Name需大写NC在Value输入零件的NC Pin5。
有些字符在导入网络表时是不允许的,例如: … !导入过程1.在Capture里执行Create netlist 选择Allegro,勾选Create Allegro Netlist,选择输出的路径注意:这里产生的Netlist 有好几个文件,所以只要选择路径就可以了2。
在Allegro中执行Import Logic选择Cadence,点选Capture选择Netlist路径就了画好板子的机械外形,定义好route keepin 和package keepout以后,直接点击file->import logic->,记住要选concept hdl,切记!别选capture,否则无法导入网表。
做完库后,最好将*.psm、*.fsm、*.bsm、*.dra文件分类存放,这样便于理出头绪来,以后可以重复利用的。
在user pereference里的design path里可以指定这些pathAllegro应用简介一.零件建立在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、F ormat Symbol、Shape Symbol、Flash Symbol。
每种Symbol 均有一个Symbol Drawing File(符号绘图文件), 后缀名均为*.dra。
此绘图文件只供编辑用, 不能给Allegro 数据库调用。
Allegro 能调用的Symbol 如下:1、Package Symbol一般元件的封装符号, 后缀名为*.psm。
PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package Symbol。
2、Mechanical Symbol由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。
有时我们设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。
这时我们可以将PCB的外框及螺丝孔建成一个Mechanical Symbol, 在设计PCB 时, 将此Mechanical Symbol 调出即可。
3、Format Symbol由图框和说明所组成的元件符号, 后缀名为*.osm。
比较少用。
4、Shape Symbol供建立特殊形状的焊盘用, 后缀为*.ssm。
像显卡上金手指封装的焊盘即为一个不规则形状的焊盘, 在建立此焊盘时要先将不规则形状焊盘的形状建成一个Shape Symbol, 然后在建立焊盘中调用此Shape Symbol。
5、Flash Symbol焊盘连接铜皮导通符号, 后缀名为*.fsm。
在PCB 设计中, 焊盘与其周围的铜皮相连, 可以全包含, 也可以采用梅花辨的形式连接, 我们可以将此梅花辨建成一个Flash Symbol, 在建立焊盘时调用此Flash Symbol。
其中应用最多的就是Package symbol即是有电气特性的零件,而PAD是Package symbol 构成的基础.Ⅰ建立PAD启动Padstack Designer来制作一个PAD,PAD按类型分分为:1.Through,贯穿的;2.Blind/Buried,盲孔/埋孔;3.Single,单面的.按电镀分:1.Plated,电镀的;2.Non-Plated,非电镀的.a.在Parameters选项卡中, Size值为钻孔大小;Drill symbol中Figure为钻孔标记形状,Charater为钻孔标记符号,Width为钻孔标记得宽度大小,Height为钻孔标记得高度大小;yers选项卡中,Begin Layer为起始层,Default Internal为默认内层,End Layer为结束层,SolderMask_Top为顶层阻焊, ,SolderMask_Bottom为底层阻焊PasteMask_Top为顶层助焊, PasteMask_Bottom为底层助焊;Regular Pad为正常焊盘大小值,Thermal Relief为热焊盘大小值,Anti Pad为隔离大小值.Ⅱ建立Symbol1.启动Allegro,新建一个Package Symbol,在Drawing Type中选Package Symbol,在Drawing Name中输入文件名,OK.2.计算好坐标,执行LayoutàPIN,在Option面板中的Padstack中找到或输入你的PAD,Qty代表将要放置的数量,Spacing代表各个Pin之间的间距,Order则是方向Right为从左到右,Left 为从右到左,Down为从上到下,Up为从下到上;Rotation是Pin要旋转的角度,Pin#为当前的Pin脚编号,Text block为文字号数;3.放好Pin以后再画零件的外框AddàLine,Option面板中的Active Class and Subclass分别为Package Geometry和Silkscreen_T op,Line lock为画出的线的类型:Line直线;Arc弧线;后面的是画出的角度;Line width为线宽.4.再画出零件实体大小AddàShapeàSolid Fill, Option面板中的Active Class and Subclass分别为Package Geometry和Place_Bound_Top,按照零件大小画出一个封闭的框,再填充之ShapeàFill.5.生成零件Create Symbol,保存之!!!Ⅲ编写Device若你从orCad中直接生成PCB的话就无需编写这个文件,这个文件主要是用来描述零件的一些属性,比如PIN的个数,封装类型,定义功能等等!以下是一个实例,可以参考进行编写:74F00.txt(DEVICE FILE: F00 - used for device: 'F00')PACKAGE SOP14ü对应封装名,应与symbol相一致CLASS ICü指定封装形式PINCOUNT 14üPIN的个数PINORDER F00 A B Yü定義Pin NamePINUSE F00 IN IN OUTü定義Pin 之形式PINSWAP F00 A Bü定義可Swap 之PinFUNCTION G1 F00 1 2 3ü定義可Swap 之功能(Gate) PinFUNCTION G2 F00 4 5 6ü定義可Swap 之功能(Gate) PinFUNCTION G3 F00 9 10 8ü定義可Swap 之功能(Gate) PinFUNCTION G4 F00 12 13 11ü定義可Swap 之功能(Gate) PinPOWER VCC; 14ü定義電源Pin 及名稱GROUND GND; 7ü定義Ground Pin 及名稱END二.生成网表以orCad生成网表为例:在项目管理器下选取所要建立网络表的电路图系■Tools>>Create Netlist…■或按这个图标:有两种方式生成网表:◆按value值(For Allegro).◆按Device 值(For Allegro)◆按value值建立网络表1.编辑元件的封装形式在Allegro元件库中value形式为“!0_1uf__bot_!”,在ORCAD元件属性中已有相应value项“0. 1uf (bot)”。
可以使用以下方法编辑元件value值:1)编辑单个元件2)编辑单页电路图中所有元件3)编辑所有元件2、修改Create Netlist中的参数在Other栏中的Formatters中选择telesis.dll.将PCB Footprint中的{PCB Footprint}改为{v alue}。
保存路径中的文件后缀名使用.txt,如下图所示此主题相关图片如下:◆按Device值建立网络表1.编辑元件的封装形式在Allegro元件库中Device Name形式为“! smd_cap_0603!”,在RCAD元件属性的Device 项中并没有相应项。
因此须新建该项。
建立的过程可以使用下面的方法:1)直接双击元件编辑元件的属性此主题相关图片如下:通过查找元件后编辑元件属性,这样可以将Device name相同或相近的元件,通过复制、粘贴的方法快速编辑。
这种方法特别适合对电阻和电容进行编辑。
A、在此状态下,按Crtl+F键“查找”所要编辑的元件此主题相关图片如下:、编辑元件的Device name此主题相关图片如下:、编辑元件的Device name此主题相关图片如下:、修改Create Netlist中的参数在Other栏中的Formatters中选择allegro.dll.将PCB Footprint中的{PCB Footprint}改为!{Device}。