32位MIPS处理器说明

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32位MIPS CPU设计

实验四32位MIPS CPU设计实验
1设计要求
使用Logisim 软件依次完成4 个子电路的设计，如下：
1. 指令译码器
2. 时序发生器状态机（定长指令周期）
3. 时序发生器输出函数（定长指令周期）
4. 硬布线控制器
在此基础上完成对“单总线CPU（3 级时序）”的联合调试，使之可以运行
简单的冒泡排序算法MIPS 汇编程序，实现排序功能。

2方案设计
2.1 指令译码器
原理：
根据MIPS指令格式表中各个指令的op字段，和IR送来的指令op字段比较，若相同则是该指令，注意SLT 指令还需要判断funct字段为101010，用异或门判断OtherInstr
电路：
图1指令译码器
2.2 时序发生器状态机（定长指令周期）
原理：
由于是定长指令周期，所以次态只和现态有关，Si->Si+1 (0<=i<=10)，S11->S0
电路：
图2状态机
2.3 时序发生器输出函数（定长指令周期）
原理：
定长指令周期分为3个机器周期（取指，计算，执行）每个机器周期分为4个节拍S0~S3取指周期，S4~S7计算周期，S8~S11执行周期
每个机器周期内节拍递增
电路：
图3输出函数
2.4 硬布线控制器
原理：
状态暂存器输出到状态机计算出次态再返回状态寄存器，同时现态送到输出函数电路：
图4硬布线控制器
3实验步骤
按照设计连接电路，在电路图中“单总线CPU（3 级时序）”子电路中进行调试，测试CPU 是否可以正确执行冒泡排序程序
4测试与分析
发现数据6，5，4，3，2，1，-1按递减排序
实验结果符合预期。

一些CPU设计实例

Cache的组织
Cachestate：4种状态，单处理器只使用两种 • • • • Invalid（00） Share（01） Clean Exclusive（10） Dirty Exclusive（11） ※ ※
32bit物理地址的划分
• Tag（20位）：比较是否命中 • Index（7位）：查找哪一个Cacheline • Offset（5位）：定位Cacheline中哪一个字节
修改发射策略
• 访存等待
– 一旦遇到访存指令，必须等访存指令结果返回后，下一条指令才能发射出去
• 优点：顺序发射，顺序结束，例外处理比较简单方便 • 缺点：指令间没有相关也必须等待！
乱序执行时的精确例外处理
• 两种方式：
– 乱序发射，顺序结束（龙芯－1采用的方式）
• 指令执行完后，等待，直到允许写回才能写入到寄存器中
• 三种地址错情况（取指、访存读、访存写） • 取指
– 例外作为取指的结果送回，并当作一条特殊指令对待，直到送入控制寄存器模块，发生例外 – 取指模块判断地址错后，停止取指
• 访存读、写
– 在ALU模块中直接判断是否发生访存地址错例外，如果发生，直接进入控制寄存器模块，而不进入 Cache模块 – 同时清除在发射模块中标志访存操作的标志位
MIPS指令格式介绍
1、R类型指令（寄存器） OP rs rt rd shamt funct 2、I类型指令（立即数） OP rs rt Imm 3、J类型指令（跳转） OP target
所支持的指令
• 算术逻辑类指令
– ADD、ADDI、SUB、AND、OR、NOR、SLL、 SRL、SRA
• 访存类指令
PC的来源
停止取指的情况

MIPS芯片架构说明

MIPS32™ Architecture For Programmers Volume I: Introduction to the MIPS32™ArchitectureDocument Number: MD00082Revision 2.00June 8, 2003MIPS Technologies, Inc.1225 Charleston RoadMountain View, CA 94043-1353Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Copyright ©2001-2003 MIPS Technologies, Inc. All rights reserved.Unpublished rights (if any) reserved under the copyright laws of the United States of America and other countries.This document contains information that is proprietary to MIPS Technologies, Inc. ("MIPS Technologies"). Any copying,reproducing,modifying or use of this information(in whole or in part)that is not expressly permitted in writing by MIPS Technologies or an authorized third party is strictly prohibited. At a minimum, this information is protected under unfair competition and copyright laws. Violations thereof may result in criminal penalties and ﬁnes.Any document provided in source format(i.e.,in a modiﬁable form such as in FrameMaker or Microsoft Word format) is subject to use and distribution restrictions that are independent of and supplemental to any and all conﬁdentiality restrictions. UNDER NO CIRCUMSTANCES MAY A DOCUMENT PROVIDED IN SOURCE FORMAT BE DISTRIBUTED TO A THIRD PARTY IN SOURCE FORMAT WITHOUT THE EXPRESS WRITTEN PERMISSION OF MIPS TECHNOLOGIES, INC.MIPS Technologies reserves the right to change the information contained in this document to improve function,design or otherwise.MIPS Technologies does not assume any liability arising out of the application or use of this information, or of any error or omission in such information. Any warranties, whether express, statutory, implied or otherwise, including but not limited to the implied warranties of merchantability orﬁtness for a particular purpose,are excluded. Except as expressly provided in any written license agreement from MIPS Technologies or an authorized third party,the furnishing of this document does not give recipient any license to any intellectual property rights,including any patent rights, that cover the information in this document.The information contained in this document shall not be exported or transferred for the purpose of reexporting in violation of any U.S. or non-U.S. regulation, treaty, Executive Order, law, statute, amendment or supplement thereto. The information contained in this document constitutes one or more of the following: commercial computer software, commercial computer software documentation or other commercial items.If the user of this information,or any related documentation of any kind,including related technical data or manuals,is an agency,department,or other entity of the United States government ("Government"), the use, duplication, reproduction, release, modiﬁcation, disclosure, or transfer of this information, or any related documentation of any kind, is restricted in accordance with Federal Acquisition Regulation12.212for civilian agencies and Defense Federal Acquisition Regulation Supplement227.7202 for military agencies.The use of this information by the Government is further restricted in accordance with the terms of the license agreement(s) and/or applicable contract terms and conditions covering this information from MIPS Technologies or an authorized third party.MIPS,R3000,R4000,R5000and R10000are among the registered trademarks of MIPS Technologies,Inc.in the United States and other countries,and MIPS16,MIPS16e,MIPS32,MIPS64,MIPS-3D,MIPS-based,MIPS I,MIPS II,MIPS III,MIPS IV,MIPS V,MIPSsim,SmartMIPS,MIPS Technologies logo,4K,4Kc,4Km,4Kp,4KE,4KEc,4KEm,4KEp, 4KS, 4KSc, 4KSd, M4K, 5K, 5Kc, 5Kf, 20Kc, 25Kf, ASMACRO, ATLAS, At the Core of the User Experience., BusBridge, CoreFPGA, CoreLV, EC, JALGO, MALTA, MDMX, MGB, PDtrace, Pipeline, Pro, Pro Series, SEAD, SEAD-2, SOC-it and YAMON are among the trademarks of MIPS Technologies, Inc.All other trademarks referred to herein are the property of their respective owners.Template: B1.08, Built with tags: 2B ARCH MIPS32MIPS32™ Architecture For Programmers Volume I, Revision 2.00 Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Table of ContentsChapter 1 About This Book (1)1.1 Typographical Conventions (1)1.1.1 Italic Text (1)1.1.2 Bold Text (1)1.1.3 Courier Text (1)1.2 UNPREDICTABLE and UNDEFINED (2)1.2.1 UNPREDICTABLE (2)1.2.2 UNDEFINED (2)1.3 Special Symbols in Pseudocode Notation (2)1.4 For More Information (4)Chapter 2 The MIPS Architecture: An Introduction (7)2.1 MIPS32 and MIPS64 Overview (7)2.1.1 Historical Perspective (7)2.1.2 Architectural Evolution (7)2.1.3 Architectural Changes Relative to the MIPS I through MIPS V Architectures (9)2.2 Compliance and Subsetting (9)2.3 Components of the MIPS Architecture (10)2.3.1 MIPS Instruction Set Architecture (ISA) (10)2.3.2 MIPS Privileged Resource Architecture (PRA) (10)2.3.3 MIPS Application Specific Extensions (ASEs) (10)2.3.4 MIPS User Defined Instructions (UDIs) (11)2.4 Architecture Versus Implementation (11)2.5 Relationship between the MIPS32 and MIPS64 Architectures (11)2.6 Instructions, Sorted by ISA (12)2.6.1 List of MIPS32 Instructions (12)2.6.2 List of MIPS64 Instructions (13)2.7 Pipeline Architecture (13)2.7.1 Pipeline Stages and Execution Rates (13)2.7.2 Parallel Pipeline (14)2.7.3 Superpipeline (14)2.7.4 Superscalar Pipeline (14)2.8 Load/Store Architecture (15)2.9 Programming Model (15)2.9.1 CPU Data Formats (16)2.9.2 FPU Data Formats (16)2.9.3 Coprocessors (CP0-CP3) (16)2.9.4 CPU Registers (16)2.9.5 FPU Registers (18)2.9.6 Byte Ordering and Endianness (21)2.9.7 Memory Access Types (25)2.9.8 Implementation-Specific Access Types (26)2.9.9 Cache Coherence Algorithms and Access Types (26)2.9.10 Mixing Access Types (26)Chapter 3 Application Specific Extensions (27)3.1 Description of ASEs (27)3.2 List of Application Specific Instructions (28)3.2.1 The MIPS16e Application Specific Extension to the MIPS32Architecture (28)3.2.2 The MDMX Application Specific Extension to the MIPS64 Architecture (28)3.2.3 The MIPS-3D Application Specific Extension to the MIPS64 Architecture (28)MIPS32™ Architecture For Programmers Volume I, Revision 2.00i Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.3.2.4 The SmartMIPS Application Specific Extension to the MIPS32 Architecture (28)Chapter 4 Overview of the CPU Instruction Set (29)4.1 CPU Instructions, Grouped By Function (29)4.1.1 CPU Load and Store Instructions (29)4.1.2 Computational Instructions (32)4.1.3 Jump and Branch Instructions (35)4.1.4 Miscellaneous Instructions (37)4.1.5 Coprocessor Instructions (40)4.2 CPU Instruction Formats (41)Chapter 5 Overview of the FPU Instruction Set (43)5.1 Binary Compatibility (43)5.2 Enabling the Floating Point Coprocessor (44)5.3 IEEE Standard 754 (44)5.4 FPU Data Types (44)5.4.1 Floating Point Formats (44)5.4.2 Fixed Point Formats (48)5.5 Floating Point Register Types (48)5.5.1 FPU Register Models (49)5.5.2 Binary Data Transfers (32-Bit and 64-Bit) (49)5.5.3 FPRs and Formatted Operand Layout (50)5.6 Floating Point Control Registers (FCRs) (50)5.6.1 Floating Point Implementation Register (FIR, CP1 Control Register 0) (51)5.6.2 Floating Point Control and Status Register (FCSR, CP1 Control Register 31) (53)5.6.3 Floating Point Condition Codes Register (FCCR, CP1 Control Register 25) (55)5.6.4 Floating Point Exceptions Register (FEXR, CP1 Control Register 26) (56)5.6.5 Floating Point Enables Register (FENR, CP1 Control Register 28) (56)5.7 Formats of Values Used in FP Registers (57)5.8 FPU Exceptions (58)5.8.1 Exception Conditions (59)5.9 FPU Instructions (62)5.9.1 Data Transfer Instructions (62)5.9.2 Arithmetic Instructions (63)5.9.3 Conversion Instructions (65)5.9.4 Formatted Operand-Value Move Instructions (66)5.9.5 Conditional Branch Instructions (67)5.9.6 Miscellaneous Instructions (68)5.10 Valid Operands for FPU Instructions (68)5.11 FPU Instruction Formats (70)5.11.1 Implementation Note (71)Appendix A Instruction Bit Encodings (75)A.1 Instruction Encodings and Instruction Classes (75)A.2 Instruction Bit Encoding Tables (75)A.3 Floating Point Unit Instruction Format Encodings (82)Appendix B Revision History (85)ii MIPS32™ Architecture For Programmers Volume I, Revision 2.00 Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Figure 2-1: Relationship between the MIPS32 and MIPS64 Architectures (11)Figure 2-2: One-Deep Single-Completion Instruction Pipeline (13)Figure 2-3: Four-Deep Single-Completion Pipeline (14)Figure 2-4: Four-Deep Superpipeline (14)Figure 2-5: Four-Way Superscalar Pipeline (15)Figure 2-6: CPU Registers (18)Figure 2-7: FPU Registers for a 32-bit FPU (20)Figure 2-8: FPU Registers for a 64-bit FPU if Status FR is 1 (21)Figure 2-9: FPU Registers for a 64-bit FPU if Status FR is 0 (22)Figure 2-10: Big-Endian Byte Ordering (23)Figure 2-11: Little-Endian Byte Ordering (23)Figure 2-12: Big-Endian Data in Doubleword Format (24)Figure 2-13: Little-Endian Data in Doubleword Format (24)Figure 2-14: Big-Endian Misaligned Word Addressing (25)Figure 2-15: Little-Endian Misaligned Word Addressing (25)Figure 3-1: MIPS ISAs and ASEs (27)Figure 3-2: User-Mode MIPS ISAs and Optional ASEs (27)Figure 4-1: Immediate (I-Type) CPU Instruction Format (42)Figure 4-2: Jump (J-Type) CPU Instruction Format (42)Figure 4-3: Register (R-Type) CPU Instruction Format (42)Figure 5-1: Single-Precisions Floating Point Format (S) (45)Figure 5-2: Double-Precisions Floating Point Format (D) (45)Figure 5-3: Paired Single Floating Point Format (PS) (46)Figure 5-4: Word Fixed Point Format (W) (48)Figure 5-5: Longword Fixed Point Format (L) (48)Figure 5-6: FPU Word Load and Move-to Operations (49)Figure 5-7: FPU Doubleword Load and Move-to Operations (50)Figure 5-8: Single Floating Point or Word Fixed Point Operand in an FPR (50)Figure 5-9: Double Floating Point or Longword Fixed Point Operand in an FPR (50)Figure 5-10: Paired-Single Floating Point Operand in an FPR (50)Figure 5-11: FIR Register Format (51)Figure 5-12: FCSR Register Format (53)Figure 5-13: FCCR Register Format (55)Figure 5-14: FEXR Register Format (56)Figure 5-15: FENR Register Format (56)Figure 5-16: Effect of FPU Operations on the Format of Values Held in FPRs (58)Figure 5-17: I-Type (Immediate) FPU Instruction Format (71)Figure 5-18: R-Type (Register) FPU Instruction Format (71)Figure 5-19: Register-Immediate FPU Instruction Format (71)Figure 5-20: Condition Code, Immediate FPU Instruction Format (71)Figure 5-21: Formatted FPU Compare Instruction Format (71)Figure 5-22: FP RegisterMove, Conditional Instruction Format (71)Figure 5-23: Four-Register Formatted Arithmetic FPU Instruction Format (72)Figure 5-24: Register Index FPU Instruction Format (72)Figure 5-25: Register Index Hint FPU Instruction Format (72)Figure 5-26: Condition Code, Register Integer FPU Instruction Format (72)Figure A-1: Sample Bit Encoding Table (76)MIPS32™ Architecture For Programmers Volume I, Revision 2.00iii Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Table 1-1: Symbols Used in Instruction Operation Statements (2)Table 2-1: MIPS32 Instructions (12)Table 2-2: MIPS64 Instructions (13)Table 2-3: Unaligned Load and Store Instructions (24)Table 4-1: Load and Store Operations Using Register + Offset Addressing Mode (30)Table 4-2: Aligned CPU Load/Store Instructions (30)Table 4-3: Unaligned CPU Load and Store Instructions (31)Table 4-4: Atomic Update CPU Load and Store Instructions (31)Table 4-5: Coprocessor Load and Store Instructions (31)Table 4-6: FPU Load and Store Instructions Using Register+Register Addressing (32)Table 4-7: ALU Instructions With an Immediate Operand (33)Table 4-8: Three-Operand ALU Instructions (33)Table 4-9: Two-Operand ALU Instructions (34)Table 4-10: Shift Instructions (34)Table 4-11: Multiply/Divide Instructions (35)Table 4-12: Unconditional Jump Within a 256 Megabyte Region (36)Table 4-13: PC-Relative Conditional Branch Instructions Comparing Two Registers (36)Table 4-14: PC-Relative Conditional Branch Instructions Comparing With Zero (37)Table 4-15: Deprecated Branch Likely Instructions (37)Table 4-16: Serialization Instruction (38)Table 4-17: System Call and Breakpoint Instructions (38)Table 4-18: Trap-on-Condition Instructions Comparing Two Registers (38)Table 4-19: Trap-on-Condition Instructions Comparing an Immediate Value (38)Table 4-20: CPU Conditional Move Instructions (39)Table 4-21: Prefetch Instructions (39)Table 4-22: NOP Instructions (40)Table 4-23: Coprocessor Definition and Use in the MIPS Architecture (40)Table 4-24: CPU Instruction Format Fields (42)Table 5-1: Parameters of Floating Point Data Types (45)Table 5-2: Value of Single or Double Floating Point DataType Encoding (46)Table 5-3: Value Supplied When a New Quiet NaN Is Created (47)Table 5-4: FIR Register Field Descriptions (51)Table 5-5: FCSR Register Field Descriptions (53)Table 5-6: Cause, Enable, and Flag Bit Definitions (55)Table 5-7: Rounding Mode Definitions (55)Table 5-8: FCCR Register Field Descriptions (56)Table 5-9: FEXR Register Field Descriptions (56)Table 5-10: FENR Register Field Descriptions (57)Table 5-11: Default Result for IEEE Exceptions Not Trapped Precisely (60)Table 5-12: FPU Data Transfer Instructions (62)Table 5-13: FPU Loads and Stores Using Register+Offset Address Mode (63)Table 5-14: FPU Loads and Using Register+Register Address Mode (63)Table 5-15: FPU Move To and From Instructions (63)Table 5-16: FPU IEEE Arithmetic Operations (64)Table 5-17: FPU-Approximate Arithmetic Operations (64)Table 5-18: FPU Multiply-Accumulate Arithmetic Operations (65)Table 5-19: FPU Conversion Operations Using the FCSR Rounding Mode (65)Table 5-20: FPU Conversion Operations Using a Directed Rounding Mode (65)Table 5-21: FPU Formatted Operand Move Instructions (66)Table 5-22: FPU Conditional Move on True/False Instructions (66)iv MIPS32™ Architecture For Programmers Volume I, Revision 2.00 Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Table 5-23: FPU Conditional Move on Zero/Nonzero Instructions (67)Table 5-24: FPU Conditional Branch Instructions (67)Table 5-25: Deprecated FPU Conditional Branch Likely Instructions (67)Table 5-26: CPU Conditional Move on FPU True/False Instructions (68)Table 5-27: FPU Operand Format Field (fmt, fmt3) Encoding (68)Table 5-28: Valid Formats for FPU Operations (69)Table 5-29: FPU Instruction Format Fields (72)Table A-1: Symbols Used in the Instruction Encoding Tables (76)Table A-2: MIPS32 Encoding of the Opcode Field (77)Table A-3: MIPS32 SPECIAL Opcode Encoding of Function Field (78)Table A-4: MIPS32 REGIMM Encoding of rt Field (78)Table A-5: MIPS32 SPECIAL2 Encoding of Function Field (78)Table A-6: MIPS32 SPECIAL3 Encoding of Function Field for Release 2 of the Architecture (78)Table A-7: MIPS32 MOVCI Encoding of tf Bit (79)Table A-8: MIPS32 SRL Encoding of Shift/Rotate (79)Table A-9: MIPS32 SRLV Encoding of Shift/Rotate (79)Table A-10: MIPS32 BSHFL Encoding of sa Field (79)Table A-11: MIPS32 COP0 Encoding of rs Field (79)Table A-12: MIPS32 COP0 Encoding of Function Field When rs=CO (80)Table A-13: MIPS32 COP1 Encoding of rs Field (80)Table A-14: MIPS32 COP1 Encoding of Function Field When rs=S (80)Table A-15: MIPS32 COP1 Encoding of Function Field When rs=D (81)Table A-16: MIPS32 COP1 Encoding of Function Field When rs=W or L (81)Table A-17: MIPS64 COP1 Encoding of Function Field When rs=PS (81)Table A-18: MIPS32 COP1 Encoding of tf Bit When rs=S, D, or PS, Function=MOVCF (81)Table A-19: MIPS32 COP2 Encoding of rs Field (82)Table A-20: MIPS64 COP1X Encoding of Function Field (82)Table A-21: Floating Point Unit Instruction Format Encodings (82)MIPS32™ Architecture For Programmers Volume I, Revision 2.00v Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.vi MIPS32™ Architecture For Programmers Volume I, Revision 2.00 Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Chapter 1About This BookThe MIPS32™ Architecture For Programmers V olume I comes as a multi-volume set.•V olume I describes conventions used throughout the document set, and provides an introduction to the MIPS32™Architecture•V olume II provides detailed descriptions of each instruction in the MIPS32™ instruction set•V olume III describes the MIPS32™Privileged Resource Architecture which deﬁnes and governs the behavior of the privileged resources included in a MIPS32™ processor implementation•V olume IV-a describes the MIPS16e™ Application-Speciﬁc Extension to the MIPS32™ Architecture•V olume IV-b describes the MDMX™ Application-Speciﬁc Extension to the MIPS32™ Architecture and is notapplicable to the MIPS32™ document set•V olume IV-c describes the MIPS-3D™ Application-Speciﬁc Extension to the MIPS64™ Architecture and is notapplicable to the MIPS32™ document set•V olume IV-d describes the SmartMIPS™Application-Speciﬁc Extension to the MIPS32™ Architecture1.1Typographical ConventionsThis section describes the use of italic,bold and courier fonts in this book.1.1.1Italic Text•is used for emphasis•is used for bits,ﬁelds,registers, that are important from a software perspective (for instance, address bits used bysoftware,and programmableﬁelds and registers),and variousﬂoating point instruction formats,such as S,D,and PS •is used for the memory access types, such as cached and uncached1.1.2Bold Text•represents a term that is being deﬁned•is used for bits andﬁelds that are important from a hardware perspective (for instance,register bits, which are not programmable but accessible only to hardware)•is used for ranges of numbers; the range is indicated by an ellipsis. For instance,5..1indicates numbers 5 through 1•is used to emphasize UNPREDICTABLE and UNDEFINED behavior, as deﬁned below.1.1.3Courier TextCourier ﬁxed-width font is used for text that is displayed on the screen, and for examples of code and instruction pseudocode.MIPS32™ Architecture For Programmers Volume I, Revision 2.001 Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.Chapter 1 About This Book1.2UNPREDICTABLE and UNDEFINEDThe terms UNPREDICTABLE and UNDEFINED are used throughout this book to describe the behavior of theprocessor in certain cases.UNDEFINED behavior or operations can occur only as the result of executing instructions in a privileged mode (i.e., in Kernel Mode or Debug Mode, or with the CP0 usable bit set in the Status register).Unprivileged software can never cause UNDEFINED behavior or operations. Conversely, both privileged andunprivileged software can cause UNPREDICTABLE results or operations.1.2.1UNPREDICTABLEUNPREDICTABLE results may vary from processor implementation to implementation,instruction to instruction,or as a function of time on the same implementation or instruction. Software can never depend on results that areUNPREDICTABLE.UNPREDICTABLE operations may cause a result to be generated or not.If a result is generated, it is UNPREDICTABLE.UNPREDICTABLE operations may cause arbitrary exceptions.UNPREDICTABLE results or operations have several implementation restrictions:•Implementations of operations generating UNPREDICTABLE results must not depend on any data source(memory or internal state) which is inaccessible in the current processor mode•UNPREDICTABLE operations must not read, write, or modify the contents of memory or internal state which is inaccessible in the current processor mode. For example,UNPREDICTABLE operations executed in user modemust not access memory or internal state that is only accessible in Kernel Mode or Debug Mode or in another process •UNPREDICTABLE operations must not halt or hang the processor1.2.2UNDEFINEDUNDEFINED operations or behavior may vary from processor implementation to implementation, instruction toinstruction, or as a function of time on the same implementation or instruction.UNDEFINED operations or behavior may vary from nothing to creating an environment in which execution can no longer continue.UNDEFINED operations or behavior may cause data loss.UNDEFINED operations or behavior has one implementation restriction:•UNDEFINED operations or behavior must not cause the processor to hang(that is,enter a state from which there is no exit other than powering down the processor).The assertion of any of the reset signals must restore the processor to an operational state1.3Special Symbols in Pseudocode NotationIn this book, algorithmic descriptions of an operation are described as pseudocode in a high-level language notation resembling Pascal. Special symbols used in the pseudocode notation are listed in Table 1-1.Table 1-1 Symbols Used in Instruction Operation StatementsSymbol Meaning←Assignment=, ≠Tests for equality and inequality||Bit string concatenationx y A y-bit string formed by y copies of the single-bit value x2MIPS32™ Architecture For Programmers Volume I, Revision 2.00 Copyright © 2001-2003 MIPS Technologies Inc. All rights reserved.1.3Special Symbols in Pseudocode Notationb#n A constant value n in base b.For instance10#100represents the decimal value100,2#100represents the binary value 100 (decimal 4), and 16#100 represents the hexadecimal value 100 (decimal 256). If the "b#" preﬁx is omitted, the default base is 10.x y..z Selection of bits y through z of bit string x.Little-endian bit notation(rightmost bit is0)is used.If y is less than z, this expression is an empty (zero length) bit string.+, −2’s complement or ﬂoating point arithmetic: addition, subtraction∗, ×2’s complement or ﬂoating point multiplication (both used for either)div2’s complement integer divisionmod2’s complement modulo/Floating point division<2’s complement less-than comparison>2’s complement greater-than comparison≤2’s complement less-than or equal comparison≥2’s complement greater-than or equal comparisonnor Bitwise logical NORxor Bitwise logical XORand Bitwise logical ANDor Bitwise logical ORGPRLEN The length in bits (32 or 64) of the CPU general-purpose registersGPR[x]CPU general-purpose register x. The content of GPR[0] is always zero.SGPR[s,x]In Release 2 of the Architecture, multiple copies of the CPU general-purpose registers may be implemented.SGPR[s,x] refers to GPR set s, register x. GPR[x] is a short-hand notation for SGPR[ SRSCtl CSS, x].FPR[x]Floating Point operand register xFCC[CC]Floating Point condition code CC.FCC[0] has the same value as COC[1].FPR[x]Floating Point (Coprocessor unit 1), general register xCPR[z,x,s]Coprocessor unit z, general register x,select sCP2CPR[x]Coprocessor unit 2, general register xCCR[z,x]Coprocessor unit z, control register xCP2CCR[x]Coprocessor unit 2, control register xCOC[z]Coprocessor unit z condition signalXlat[x]Translation of the MIPS16e GPR number x into the corresponding 32-bit GPR numberBigEndianMem Endian mode as conﬁgured at chip reset (0→Little-Endian, 1→ Big-Endian). Speciﬁes the endianness of the memory interface(see LoadMemory and StoreMemory pseudocode function descriptions),and the endianness of Kernel and Supervisor mode execution.BigEndianCPU The endianness for load and store instructions (0→ Little-Endian, 1→ Big-Endian). In User mode, this endianness may be switched by setting the RE bit in the Status register.Thus,BigEndianCPU may be computed as (BigEndianMem XOR ReverseEndian).Table 1-1 Symbols Used in Instruction Operation StatementsSymbol MeaningChapter 1 About This Book1.4For More InformationVarious MIPS RISC processor manuals and additional information about MIPS products can be found at the MIPS URL:ReverseEndianSignal to reverse the endianness of load and store instructions.This feature is available in User mode only,and is implemented by setting the RE bit of the Status register.Thus,ReverseEndian may be computed as (SR RE and User mode).LLbitBit of virtual state used to specify operation for instructions that provide atomic read-modify-write.LLbit is set when a linked load occurs; it is tested and cleared by the conditional store. It is cleared, during other CPU operation,when a store to the location would no longer be atomic.In particular,it is cleared by exception return instructions.I :,I+n :,I-n :This occurs as a preﬁx to Operation description lines and functions as a label. It indicates the instruction time during which the pseudocode appears to “execute.” Unless otherwise indicated, all effects of the currentinstruction appear to occur during the instruction time of the current instruction.No label is equivalent to a time label of I . Sometimes effects of an instruction appear to occur either earlier or later — that is, during theinstruction time of another instruction.When this happens,the instruction operation is written in sections labeled with the instruction time,relative to the current instruction I ,in which the effect of that pseudocode appears to occur.For example,an instruction may have a result that is not available until after the next instruction.Such an instruction has the portion of the instruction operation description that writes the result register in a section labeled I +1.The effect of pseudocode statements for the current instruction labelled I +1appears to occur “at the same time”as the effect of pseudocode statements labeled I for the following instruction.Within one pseudocode sequence,the effects of the statements take place in order. However, between sequences of statements for differentinstructions that occur “at the same time,” there is no deﬁned order. Programs must not depend on a particular order of evaluation between such sections.PCThe Program Counter value.During the instruction time of an instruction,this is the address of the instruction word. The address of the instruction that occurs during the next instruction time is determined by assigning a value to PC during an instruction time. If no value is assigned to PC during an instruction time by anypseudocode statement,it is automatically incremented by either 2(in the case of a 16-bit MIPS16e instruction)or 4before the next instruction time.A taken branch assigns the target address to the PC during the instruction time of the instruction in the branch delay slot.PABITSThe number of physical address bits implemented is represented by the symbol PABITS.As such,if 36physical address bits were implemented, the size of the physical address space would be 2PABITS = 236 bytes.FP32RegistersModeIndicates whether the FPU has 32-bit or 64-bit ﬂoating point registers (FPRs).In MIPS32,the FPU has 3232-bit FPRs in which 64-bit data types are stored in even-odd pairs of FPRs.In MIPS64,the FPU has 3264-bit FPRs in which 64-bit data types are stored in any FPR.In MIPS32implementations,FP32RegistersMode is always a 0.MIPS64implementations have a compatibility mode in which the processor references the FPRs as if it were a MIPS32 implementation. In such a caseFP32RegisterMode is computed from the FR bit in the Status register.If this bit is a 0,the processor operates as if it had 32 32-bit FPRs. If this bit is a 1, the processor operates with 32 64-bit FPRs.The value of FP32RegistersMode is computed from the FR bit in the Status register.InstructionInBranchDelaySlotIndicates whether the instruction at the Program Counter address was executed in the delay slot of a branch or jump. This condition reﬂects the dynamic state of the instruction, not the static state. That is, the value is false if a branch or jump occurs to an instruction whose PC immediately follows a branch or jump, but which is not executed in the delay slot of a branch or jump.SignalException(exce ption, argument)Causes an exception to be signaled, using the exception parameter as the type of exception and the argument parameter as an exception-speciﬁc argument). Control does not return from this pseudocode function - the exception is signaled at the point of the call.Table 1-1 Symbols Used in Instruction Operation StatementsSymbolMeaning。

mips控制器设计实验原理

mips控制器设计实验原理MIPS（Microprocessor without Interlocked Pipelined Stages）是一种32位的RISC （Reduced Instruction Set Computing）处理器架构，旨在提高处理器效率和性能。

MIPS 架构的处理器被广泛应用于各种领域，包括计算机、嵌入式系统、网络设备、数字信号处理等需要高性能的应用中。

在本实验中，我们将学习如何设计一个基于MIPS控制器的处理器。

控制器是一个能够控制处理器各个子系统如存储器、算术逻辑单元（ALU）、输入/输出设备等的模块。

MIPS控制器的设计是关键，因为它可以决定处理器的运行效率和性能。

MIPS控制器的设计需要考虑以下几个方面：1. 指令解码MIPS指令集包含了大量的指令，但是由于指令采用RISC架构，指令集中的每一个指令都很简单，只有少量的寄存器、立即数和内存操作。

控制器需要能够识别每一个指令，并正确地解码指令中的操作数。

为了实现这个目标，控制器需要包含适当的译码电路和其他必要的逻辑门电路。

2. 流水线控制流水线是一种增加处理器效率和性能的技术，通过将指令的执行拆分为多个阶段，多个指令可以在同一时刻被处理。

MIPS架构使用了5级流水线结构，即取指令、指令译码、执行、访问存储器和写回结果。

控制器需要能够控制流水线的各个阶段，确保它们按照正确的顺序执行。

3. 异常处理处理器在执行指令时可能会出现各种错误，如未定义的指令、内存访问冲突、算术溢出等。

这些错误称作异常。

处理器需要能够捕获异常并采取适当的措施，如停止当前指令的执行、中断指令流并处理异常。

控制器需要包含适当的硬件和逻辑电路来处理异常。

4. 输入/输出一个处理器需要有输入/输出接口来连接外部设备，如键盘、鼠标、显示器、网络等。

这些设备通过输入输出端口（I/O端口）与处理器相连。

控制器需要能够控制I/O端口的数据传输，并确保数据在正确的时刻被传输。

mips指令长度

mips指令长度MIPS（Microprocessor without Interlocked Pipelined Stages）是一种精简指令集计算机（RISC）架构，在各种应用领域广泛使用。

MIPS指令集的设计以简洁和高效执行为目标，因此其指令长度也相对较短，一般为32位。

本文将探讨MIPS指令长度的相关内容。

首先，MIPS指令用32位二进制数表示，其中包含了操作码（opcode）、源操作数（source operands）、目标操作数（destination operand）和操作数扩展字段（immediate field）等信息。

具体的指令格式如下：```31 26 25 21 20 16 15 0┌──────────┬─────┬────┬───────┬──────────────────────────────────┐│ Opcode │ Rs │ Rt │ Rd │ immediate / address │└──────────┴─────┴────┴───────┴──────────────────────────────────┘```其中，Opcode字段表示指令的类型和操作，占6位。

Rs（源寄存器）和Rt（目标寄存器）字段分别指定了操作的两个操作数来源，每个字段占5位。

Rd（目标寄存器）字段指定了操作结果的存储位置，占5位。

Immediate字段用于存储立即数或地址，占16位。

根据MIPS指令集架构的设计原则，指令长度一般为32位，这是因为32位的指令长度能够满足大多数指令的需求，同时保持指令处理的高效性。

相比之下，较长的指令长度将导致更高的存储和带宽需求，降低了指令处理的效率；而较短的指令长度则可能限制指令的表达能力。

因此，32位的指令长度是在性能和复杂度之间找到的平衡点。

此外，MIPS还采用了三个寄存器作为指令执行的操作数，分别为源操作数寄存器Rs、目标操作数寄存器Rt和存储结果寄存器Rd。

32位软处理器MicroBlaze的体系结构及其应用 (图)

Xilinx公司的MicroBlaze32位软处理器核是业界最快的软处理解决方案。

支持CoreConnect总线的标准外设集合为MicroBlaze设计人员提供了兼容性和重复利用能力。

MicroBlaze处理器运行在150MHz 时钟下，可提供125 D-MIPS的性能，非常适合设计针对网络、电信、数据通信、嵌入式和消费市场的复杂系统。

MicroBlaze的体系结构MicroBlaze就是基于Xilinx公司FPGA的微处理器IP核，利用它和其他外设IP核一起，就可以完成可编程系统芯片（SOPC）的设计。

MicroBlaze处理器是采用RISC架构和哈佛结构的独立32位指令和数据总线，可以全速度执行存储在片上存储器和外部存储器中的程序并访问其中的数据。

其内核结构如图1所示。

● 内部结构MicroBlaze内部有32个32位通用寄存器和2个32位特殊寄存器——PC指针和MSR状态标志寄存器。

为了提高性能，MicroBlaze还具有指令和数据缓存。

所有的指令字长都是32位，有三个操作数和两种寻址模式。

指令按功能划分有逻辑运算、算术运算、分支、存储器读/写和特殊指令等。

指令执行的流水线是并行流水线，它分为3级流水：取指、译码和执行。

CoreConnect技术CoreConnect是由IBM开发的片上总线通信链，它使多个源的芯片核相互连接成为一个完整的新芯片成为可能。

CoreConnect技术使整合变得更为容易，而且在标准产品平台设计中处理器、系统以及外围的核可以重复使用，以达到更高的整体系统性能。

CoreConnect总线架构包括处理器本机总线（PLB）、片上外围总线（OPB）、一个总线桥、两个判优器，以及一个设备控制寄存器（DCR）总线，CoreConnect总线架构如图4所示。

Xilinx将为所有嵌入式处理器用户提供IBM CoreConnect许可，因为它是所有Xilinx嵌入式处理器设计的基础。

mips 32位数学运算

mips 32位数学运算
MIPS（Microprocessor without Interlocked Pipeline Stages）是一种常见的32位微处理器架构，常被用于嵌入式系统和一些大型计算机系统中。

MIPS架构提供了丰富的数学运算指令集，包括整数运算、浮点运算等。

在MIPS架构中，整数运算指令包括加法、减法、乘法、除法等基本运算，这些指令可以对寄存器中的数据进行操作，同时还有移位指令用于实现乘除运算。

此外，MIPS还提供了逻辑运算指令，如与、或、非、异或等，用于处理逻辑运算。

在浮点运算方面，MIPS架构提供了丰富的浮点运算指令集，包括浮点加减、乘除、开方、取整等指令，这些指令可以对浮点数进行高精度的运算。

MIPS还支持浮点数和整数之间的转换指令，方便在不同数据类型之间进行转换和运算。

除了基本的数学运算指令外，MIPS还提供了一些高级的数学运算指令，如乘累加指令（MAC）、乘累减指令（MSUB）等，这些指令可以实现复杂的数学运算，提高运算效率。

总的来说，MIPS架构提供了丰富的数学运算指令集，可以满足各种计算需求，同时也提供了一些高级的数学运算指令，方便程序员实现复杂的数学运算。

MIPS架构的数学运算指令集的丰富性和灵活性，使其在嵌入式系统和大型计算机系统中得到了广泛的应用。

MIPS寄存器详解

MIPS 寄存器详解MIPS 有32 个通用寄存器（0?31），各寄存器的功能及汇编程序中使用约定如下：下表描述32 个通用寄存器的别名和用途下面给以详细说明：0:即zero,该寄存器总是返回零，为0 这个有用常数提供了一个简洁的编码形式。

move t0,t1实际为add t0,0,t1 使用伪指令可以简化任务，汇编程序提供了比硬件更丰富的指令集。

1:即at，该寄存器为汇编保留，由于I 型指令的立即数字段只有16 位，在加载大常数时，编译器或汇编程序需要把大常数拆开，然后重新组合到寄存器里。

比如加载一个32 位立即数需要lui（装入高位立即数）和addi 两条指令。

像MIPS 程序拆散和重装大常数由汇编程序来完成，汇编程序必需一个临时寄存器来重组大常数，这也是为汇编保留at 的原因之一。

2..3:(v0?v1)用于子程序的非浮点结果或返回值，对于子程序如何传递参数及如何返回，MIPS 范围有一套约定，堆栈中少数几个位置处的内容装入CPU 寄存器，其相应内存位置保留未做定义，当这两个寄存器不够存放返回值时，编译器通过内存来完成。

4..7:(a0?a3)用来传递前四个参数给子程序，不够的用堆栈。

a0-a3 和v0-v1 以及ra 一起来支持子程序／过程调用，分别用以传递参数，返回结果和存放返回地址。

当需要使用更多的寄存器时，就需要堆栈（stack) 了,MIPS 编译器总是为参数在堆栈中留有空间以防有参数需要存储。

8..15:(t0?t7)临时寄存器，子程序可以使用它们而不用保留。

16..23:(s0?s7)保存寄存器，在过程调用过程中需要保留（被调用者保存和恢复，还包括fp 和ra），MIPS 提供了临时寄存器和保存寄存器，这样就减少了寄存器溢出（spilling,即将不常用的变量放到存储器的过程), 编译器在编译一个叶（leaf)过程（不调用其它过程的过程）的时候，总是在临时寄存器分配完了才使用需要保存的寄存器。

MIPS 中文学习手册

有 C 预处理器的帮助，MIPS 汇编程序都是用助记符来表示寄存器。助记符同时也代表了每个寄存器的用法(我们将在 2.2 节介绍这一点)
对於熟悉汇编语言但不熟悉 MIPS 的读者，下面是一些例子。
/* this is a comment */ #so is this
entrypoint: #this's a label
其他方面，所有的寄存器都是一样的。可以被用在任何一个指令中(你也可以用$0 作为一个指令的目标寄存器。当然不管你存入什么数据，数据都消失了。)
MIPS 体系结构下，程序计数器不是一个寄存器，其实你最好不要去那样想。在一个具有流水线的 CPU 中，程序计数器的值在一个给定的时刻有多个可选值。这一点有点迷惑人。jal 指令的返回地址跟随其后的第二条指令。 ... jal printf move $4, $6 xxx # return here after call
addu $1, $2, $3 # (registers) $1 = $2 + $3
与大多数汇编语言一样， MIPS 汇编语言也是以行为单位的。每一行的结束是一个指令的结束，并且忽略任何“#”之后的内容，认为是注释。在一行里可以有多条指令。指令之间要用分号“；”隔开。
一个符号(label)是一个后面跟着冒号“：”的字。符号可以是任何字符串的组合。符号被用来定义一段代码的入口和定义数据段的一个存储位置。
在计算世界中, "体系结构"一词被用来描述一个抽象的机器,而不是一个具体的机器实现. 这一点非常有用的, 用来区分在市场广告上已经被滥用的"体系结构"这个术语. 读者有可能不熟悉"抽象描述",但其概念其实很简单.
当然，如果你是一个喜欢在滑的路上开快车的司机，前轮还是后轮驱动就很有所谓了。计算机也是如此。如果你需要高性能计算，一个计算机的具体参数与实现对你就很重要了。

基于MIPS的PIC32MM系列32位单片机介绍

基于MIPS的PIC32MM系列32位单片机介绍本文主要详解基于MIPS的PIC32MM系列32位单片机，首先介绍了MIPS32位架构，其次介绍了PIC32MM系列主要特点及PIC32MM系列模拟集成，最后阐述了PIC32MM系列目标应用，具体的跟随小编来详细的了解一下。

MIPS简介MIPS是世界上很流行的一种RISC处理器。

MIPS的意思是无内部互锁流水级的微处理器（Microprocessor without interlocked piped stages），其机制是尽量利用软件办法避免流水线中的数据相关问题。

它最早是在80年代初期由斯坦福（Stanford）大学Hennessy 教授领导的研究小组研制出来的。

MIPS公司的R系列就是在此基础上开发的RISC工业产品的微处理器。

这些系列产品为很多计算机公司采用构成各种工作站和计算机系统。

MIPS是出现最早的商业RISC架构芯片之一，新的架构集成了所有原来MIPS指令集，并增加了许多更强大的功能。

MIPS32位架构详解MIPS32架构刷新了32位嵌入式处理器的性能标准。

它是MIPS科技公司下一代高性能MIPS-Based处理器SoC发展蓝图的基础，并向上兼容MIPS6464位架构。

MIPS架构拥有强大的指令集、从32位到64位的可扩展性、广泛的软件开发工具以及众多MIPS科技公司授权厂商的支持，是领先的嵌入式架构。

MIPS32架构是以前的MIPS I 和MIPS II指令集架构（ISA）的扩展集，整合了专门用于嵌入式应用的功能强大的新指令，以及以往只在64位R4000 和R5000 MIPS处理器中能见到的已经验证的存储器管理和特权模式控制机制。

通过整合强大的新功能、标准化特权模式指令以及支持前代ISA，MIPS32架构为未来所有基于32位MIPS的开发提供了一个坚实的高性能基础。

MIPS32架构基于一种固定长度的定期编码指令集，并采用导入/存储（load/store）数据模型。

mips32个寄存器的编码

mips32个寄存器的编码
MIPS32 架构中有32 个寄存器，它们分别用$0到$31表示。

这些寄存器具有不同的用途，例如存储整数数据、地址、程序计数器等。

以下是MIPS32 中32 个寄存器的编码和用途：
1.通用寄存器（General Purpose Registers）:
•$0: 常量零（硬件始终将其值设置为零）
•$1 - $3: 保留给汇编器使用
•$4 - $7: 参数寄存器/临时寄存器
•$8 - $15: 临时寄存器
•$16 - $23: 保存调用者保存的寄存器
•$24 - $25: 临时寄存器
•$26 - $27: 保留给操作系统使用
•$28: 全局指针（Global Pointer）
•$29: 堆栈指针（Stack Pointer）
•$30: 帧指针（Frame Pointer）
•$31: 返回地址寄存器（Return Address）
2.协处理器寄存器（Coprocessor Registers）:
•$f0 - $f31: 浮点寄存器，用于浮点运算
这是一般情况下MIPS32 寄存器的用途，具体用法可能会根据编程语言、编译器和应用程序的要求而有所不同。

请注意，有些寄存器在特定情况下有特殊用途，例如全局指针（Global Pointer）、堆栈指针（Stack Pointer）和帧指针（Frame Pointer）等。

MIPS基本指令和寻址方式

MIPS基本指令和寻址方式MIPS 基本指令和寻址方式：MIPS 是典型的RISC 处理器，采用32位定长指令字，操作码字段也是固定长度，没有专门的寻址方式字段，由指令格式确定各操作数的寻址方式。

MIPS 指令格式一般有三种格式： R-型指令格式 I-型指令格式 J-型指令格式R _Type 指指指指26211611631OP ：操作码rs ：第一个源操作数寄存器rt ：第二个源操作数寄存器（单目原数据）rd ：结果寄存器shamt ：移位指令的位移量 func ：指令的具体操作类型特点：R-型指令是RR 型指令，其操作码OP 字段是特定的“000000”，具体操作类型由func字段给定。

例如：func=“100000”时，表示“加法”运算。

R[rd] ← R[rs] + R[rt]I _Type 指指指指2621163115特点：I-型指令是立即数型指令双目运算： R[rt] R[rs]（OP ）SignExt(imm16) Load 指令：Addr ← R[rs] + SignExt(imm16) 计算数据地址 (立即数要进行符号扩展) R[rt] ← M[Addr] 从存储器中取出数据，装入到寄存器中Store 指令：Addr ← R[rs] + SignExt(imm16) M[Addr] ← R[rt]J _Type 指令格式26316bit26bit25特点：J-型指令主要是无条件跳转指令，将当前PC 的高4位拼上26位立即数，后补两个“0”，作为跳转目标地址。

j L //goto L 指指指指指指指指指jal L //$ra 指PC+4;goto L 指指指指指指指指指R 型指令：定点运算： add / addu ， sub / subu ， sra ， mult/multu ，div/divu 逻辑运算： and / or / nor ， sll / srl 比较分支： beq / bne / slt / sltu 跳转指令： jrI 型指令：定点运算： addi / addiu 逻辑运算： andi / ori 比较分支： slti / sltiu数据传送： lw / sw / lhu / sh / lbu / sb / luiJ 型指令： j / jal设计模块划分，教学安排1、MIPS格式指令系统设计2、存储器设计3、寄存器堆设计4、ALU设计——基本算术、逻辑单元的设计32位超前进位加法器的设计32位桶式移位寄存器的设计5、取指令部件的设计6、单周期处理器设计——R型指令的数据通路设计I型指令的数据通路设计Load/Store指令的数据通路设计分支指令/转移指令的数据通路设计综合12条指令的完整数据通路设计7、控制单元设计8、单周期处理器总体验证9、异常和中断处理及其电路实现10、带有异常和中断处理功能的处理器的设计。

MIPSsim使用说明

MIPSsim使用说明一、启动模拟器双击mipssim.exe，即可启动该模拟器。

mipssim是在windows操作系统上运行的程序，它需要用.net运行环境。

如果你的机器没有该环境，请先下载和安装“framework2.0版可再发行组件包”。

（对于64位机器，可能会出现导入程序时出现：试图加载格式不正确的程序的错误提示。

解决办法：使用32位机器，或者导入32位的运行时库）模拟器启动时，自动将自己初始化为预设状态。

所设置的默认值为：?所有通用寄存器和浮点寄存器为全0；?内存清零；流水寄存器为全0；清空时钟图、断点、统计数据；?内存大小为4096字节；?写入初始地址为0；浮点加法、乘法、除法部件的个数均为1；浮点乘法、乘法、乘法运算延后分别为6、7、10个时钟周期；?使用流水方式；?不使用定向机制；?不使用延后槽；?使用符号地址；?使用绝对周期计数。

当模拟器工作在非流水方式下（配置菜单中的“流水方式”前没有“√”号）时，下面叙述中有关流水段的内容都没有意义，应该忽略之。

二、mipssim的窗口在流水方式下，模拟器主界面中共存有7个子窗口，它们就是：代码窗口、寄存器窗口、流水线窗口、时钟周期图窗口、内存窗口、统计数据窗口和断点窗口。

每一个窗口都可以被抽起（变为小图标）、进行、拖曳边线和压缩/增大。

当要看看窗口的全部内容时，可以将其压缩至最小。

在非流水方式下，只有代码窗口、寄存器窗口、内存窗口和断点窗口。

1.代码窗口代码窗口得出内存中代码的列表，每条指令占到一行，按地址顺序排列。

每行存有5列（当全部表明时）：地址、断点标记、指令的机器码、流水段标记和符号指令。

例如图2.1右图。

图2.1代码窗口图中相同抹色的行代表适当的指令所处的继续执行段。

黄色代表if段，绿色代表id 段，红色代表ex段，青色代表mem段，棕色代表wb段。

该窗口中各列的含义如下：地址：以16十进制的形式得出。

内存就是按字节串行的，每条指令占到4个字节。

MIPS32寄存器详解

MIPS32寄存器详解通⽤寄存器MIPS32包含32个通⽤寄存器，硬件没有强制性的指定寄存器的使⽤规则，但是在实际使⽤中，这些寄存器的⽤法都遵循⼀系列的约定。

$0不管写⼊什么值，读该寄存器永远返回零；$31永远存在正常函数调⽤指令（JAL/JR）的返回地址；$v0, $v1⽤来存放⼀个⼦程序（函数）的⾮浮点运算的结果或者返回值，如果这两个寄存器不够存放需要返回的值，则通过内存完成；$a0~a3⽤来传递⼦函数调⽤时前4个⾮浮点参数，从左到右，超过4个参数使⽤任务栈传递；$t0~t9函数执⾏过程中存放临时变量，当调⽤⼦函数时，这些寄存器中的值可以被随意更改，⽆需保存；$s0~s8⼦函数必须保证当函数返回时，这些寄存器的内容必须回复到函数调⽤之前的值，⼀般是在函数⼊⼝将s0~s8压栈，函数返回时，退栈；$k0, $k1异常或者中断处理程序使⽤，可以随意使⽤，ISR结束不需要恢复寄存器值；$gp全局指针，指向运⾏时君顶的静态数据（static data）区域的⼀个位置，将gp指针作为基地址，前后32KB的数据存取，只需要⼀条指令即可实现；$sp栈顶指针，MIPS是⼤端模式，栈的增长⽅向是从⾼地址向低地址增长；协处理器0寄存器MIPS协处理器0是系统控制协处理器，主要实现CPU配置、⾼速缓存控制、异常和中断控制、定时器、事件计数器、奇偶校验、错误检测等功能。

MIPS协处理器1是浮点协处理器，是浮点运算单元。

MIPS协处理器2偶尔⽤于定制的ISA扩展或者在⼏个SoC应⽤中提供专⽤的寄存器。

MIPS协处理器3是浮点指令处理器，主要处理浮点运算指令，即浮点运算的控制单元。

协处理器0操作指令1、写CP0协处理器寄存器mtc0 s, <n> #把CPU通⽤寄存器s的值写⼊CP0寄存器n中当MIPS刚问世时，最多可以⽀持32个CP0寄存器，但是后续的MIPS32/64最多可以⽀持256个CP0寄存器。

为了保持指令向前兼容，通过在CP0寄存器号（实际上是指令中以前编码为0的域）后附加3位的select域来实现。

基于MIPS指令集的32位RISC处理器逻辑设计

本科生毕业论文题目：基于MIPS指令集的32位RISC处理器逻辑设计院系：信息科学与技术学院专业：计算机科学与技术学生姓名：***学号：********指导教师：李国桢副教授二〇〇九年四月摘要CPU是计算机系统的核心部件，在各类信息终端中得到了广泛的应用。

处理器的设计及制造技术也是计算机技术的核心之一。

MIPS是世界上很流行的一种RISC 处理器。

MIPS的意思是“无内部互锁流水级的微处理器”（Microprocessor without interlocked piped stages），其机制是尽量利用软件办法避免流水线中的数据相关问题。

本文在详细研究32位MIPS处理器体系结构的基础之上，在Quartus II 7.2环境中，完全依靠自己的研发设计能力，采用硬件描述语言VHDL完成了拥有自主知识产权的基于MIPS指令集的32位RISC处理器的逻辑设计。

共开发出单周期、多周期、五级流水线等3个不同版本的32位RISC处理器，均通过Quartus II进行了时序仿真和性能比较分析。

本文的首先概述了MIPS指令集的重要特征，为讨论CPU的具体设计奠定基础。

本文设计的3个版本的CPU均实现了一个共包含59条指令的32位MIPS指令子集。

本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。

随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本的处理器中各阶段的逻辑设计。

在完成了各个版本的CPU的整体逻辑设计后，通过Quartus II时序仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。

本文还通过Quartus II 7.2中的Quartus II Time Quest Timing Analyzer软件，基于Altra公司的FPGA器件比较分析了所设计的3个版本CPU的性能。

（完整word版）MIPS流水线CPU的verilog实现

（完整word版）MIPS流水线CPU的verilog实现一、实验目的1.了解提高CPU性能的方法。

2.掌握流水线MIPS微处理器的工作原理。

3.理解数据冒险、控制冒险的概念以及流水线冲突的解决方法。

4.掌握流水线MIPS微处理器的测试方法。

二、实验任务设计一个32位流水线MIPS微处理器，具体要求如下：1.至少运行下列MIPS32指令。

（1）算术运算指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。

（2）逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。

（3）移位指令：SLL、SLLV、SRL、SRLV、SRA。

（4）条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。

（5）无条件跳转指令：J、JR。

（6）数据传送指令：LW、SW。

（7）空指令：NOP。

2.采用5级流水线技术，对数据冒险实现转发或阻塞功能。

3.在XUP Virtex-Ⅱ Pro 开发系统中实现MIPS微处理器，要求CPU的运行速度大于25MHz。

三、实验原理1.总体设计流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。

根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。

如图3.1所示，一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。

图3.1 流水线流水作业示意图由于在流水线中，数据和控制信息将在时钟周期的上升沿转移到下一级，所以规定流水线转移变量命名遵守如下格式：名称_流水线级名称例如：在ID级指令译码电路（Decode）产生的寄存器写允许信号RegWrite在ID级、EX级、MEM级和WB级上的命名分别为RegWrite_id、RegWrite_ex、RegWrite_mem和RegWrite_wb。

(完整版)MIPS处理器设计说明

西安邮电大学实践课程报告书课程名称：计算机组成与实践院（系）名称：电子工程学院专业班级：**学号/姓名：**实习时间：2015年3月6日至2015年6月19日1 课程主要目的本课程是在上学期《计算机组成与设计》课程学习的基础上，通过实践课的方式，依照集成电路设计流程，完成一个简单独立硬件功能电路模块的设计，从而到达对《计算机组成与设计》课程的深入理解和提高电路设计的实践能力，从理论和实验的结合中巩固计算机基本知识，熟练掌握电路设计的基本流程和原理，同时，加深对MIPS系统的组成部件及其电路结构，原理和功能的理解，掌握利用硬件描述语言和EDA工具进行MIPS设计的一般方法。

2 课程的主要内容和任务MIPS是典型的32位定长指令字RISC处理器，要求深入理解MIPS处理器的内部结构及工作原理。

采用verilogHDL设计一个兼容MIPS指令格式，具有10条以上指令功能的单周期CPU硬件电路，该32位MIPS设计内容主要包括系统中的基本组成部件（存储器，指令寄存器，寄存器堆，算术逻辑运算器，程序计数器，多路选择器，符号扩展等）的设计，仿真及硬件下载的方法和过程。

设计过程中使用ISE仿真工具完成设计电路的仿真验证。

3总体设计方案3.1指令及其功能表：（1）R型指令：（2）I型指令：（3）J型指令：3.2总体结构设计：该MIPS主要由8个模块组成，各个子模块分别设计其特定的功能，最终利用一个总的模块进行子模块间连接，使得整个CPU能连贯执行指令，在仿真结果中观察设计结果，最终进行硬件下载，验证设计。

其中各个模块简单功能如下：（1）存储器模块：具备基本的读写功能，用于存放数据和指令。

（2）寄存器堆模块：由32个32位的寄存器组成，提供较大的存储空间，用于存放暂存数据和指令。

（3）算术逻辑运算器模块：执行加减法等算术运算，与非或等逻辑运算，以及比较移位传送等操作的功能部件，是该CPU的设计核心部分，存在不同的运算处理功能，是体现实验设计结果正确性的模块。