类MIPS单周期处理器
微机原理实验类MIPS单周期微处理器设计
微机原理实验类MIPS单周期微处理器设计MIPS单周期微处理器设计是一种常见的计算机体系结构，采用简化指令集和单个时钟周期执行指令的方式。
下面将详细介绍MIPS单周期微处理器的设计。
1.指令集架构MIPS单周期微处理器采用五个基本的指令类型，包括加载/存储指令、算术逻辑指令、跳转指令、分支指令和数据传输指令。
这些指令类型可以通过相应的操作码和寄存器编号来确定具体的指令操作。
2.寄存器文件MIPS单周期微处理器使用了32个通用寄存器，每个寄存器的位宽为32位。
其中，除了$0寄存器始终为零，其他的寄存器可用于存储数据和进行运算。
3.控制单元控制单元是MIPS单周期微处理器的核心部分，负责解码指令，生成相应的控制信号，控制数据通路的各个部件以正确执行指令。
控制单元包括指令寄存器、程序计数器、指令解码器等。
4.数据通路MIPS单周期微处理器的数据通路由多个组成部分组成，包括寄存器文件、算术逻辑单元(ALU)、数据存储器(DM)等。
数据通路用于执行指令的各个操作步骤，如指令的读取、寄存器操作、运算和数据存储。
5.指令执行过程MIPS单周期微处理器的指令执行过程包括指令的取指、指令解码、操作数的读取、指令执行和结果的写回等步骤。
在每个时钟周期中，通过控制信号控制数据通路的各个部件，按照指令的操作要求完成相应的操作。
总体而言，MIPS单周期微处理器设计简洁高效，适用于大多数应用场景。
然而，由于单周期处理器的指令执行时间较长，且不支持流水线技术，所以在一些对性能要求较高的应用中可能会受到限制。
综上所述，MIPS单周期微处理器设计是一种常用的计算机体系结构，通过合理的指令集架构、寄存器文件、控制单元和数据通路的设计，实现了对指令的有效执行和数据操作。
该设计具有一定的优势和限制，需要根据实际需求进行选用和改进。
华中科技大学HUST类MIPS单周期微处理器设计实验报告
类MIPS单周期微处理器设计实验报告专业：班级：学号：姓名：一、微处理器各模块设计各模块的框图结构如上图所示。
由图可知，该处理器包含指令存储器、数据存储器、寄存器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。
图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。
1.指令存储器的设计指令寄存器为ROM类型的存储器，为单一输出指令的存储器。
因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。
（1）在IP wizard 中配置ROM，分配128个字的存储空间，字长为32位宽。
（2）选择输入具有地址寄存功能，只有当时钟上升沿有效时，才进行数据的输出。
（3）配置ROM内存空间的初始化COE文件。
最后单击Generate按钮生成IROM模块。
2.数据存储器的设计数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。
因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。
数据存储器基本建立过程同ROM的建立。
3.寄存器组设计寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。
在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能写入，因此该模块的输入为clk、RegWriteAddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData 必须输出0，否则输出相应地址寄存器的值。
另外，当RegWriteEn有效时，数据应该写入RegWriteAddr寄存器。
并且每次复位时所有寄存器都清零。
代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];integer i;always @(posedge clk)beginif(!reset)beginif(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)regs[i]=0;regs[31]=32'hffffffff;endendendmodule4.ALU设计在这个简单的MIPS指令集中，微处理器支持add、sub、and、or、slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw、lw也需要ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。
mips计算机运算器的组成与功能
mips计算机运算器的组成与功能下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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MIPS单周期CPU实验报告
MIPS单周期CPU实验报告一、实验目的本实验旨在设计一个基于MIPS指令集架构的单周期CPU，具体包括CPU的指令集设计、流水线的划分与控制信号设计等。
通过本实验，可以深入理解计算机组成原理中的CPU设计原理，加深对计算机体系结构的理解。
二、实验原理MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集（RISC）架构的处理器设计，大大简化了指令系统的复杂性，有利于提高执行效率。
MIPS指令集由R、I、J三种格式的指令组成，主要包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
在单周期CPU设计中，每个指令的执行时间相同，每个时钟周期只执行一个指令。
单周期CPU的主要部件包括指令内存（IM）、数据存储器（DM）、寄存器文件（RF）、运算单元（ALU）、控制器等。
指令执行过程主要分为取指、译码、执行、访存、写回等阶段。
三、实验步骤1.设计CPU指令集：根据MIPS指令集的格式和功能，设计符合需求的指令集，包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
2.划分CPU流水线：将CPU的执行过程划分为取指、译码、执行、访存、写回等阶段，确定每个阶段的功能和控制信号。
3.设计控制器：根据CPU的流水线划分和指令集设计，设计控制器实现各个阶段的控制信号生成和时序控制。
4.集成测试：进行集成测试，验证CPU的指令执行功能和正确性，调试并优化设计。
5.性能评估：通过性能评估指标，如CPI（平均时钟周期数）、吞吐量等，评估CPU的性能优劣，进一步优化设计。
四、实验结果在实验中，成功设计了一个基于MIPS指令集架构的单周期CPU。
通过集成测试，验证了CPU的指令执行功能和正确性，实现了取指、译码、执行、访存、写回等阶段的正常工作。
同时，通过性能评估指标的测量，得到了CPU的性能参数，如CPI、吞吐量等。
通过性能评估，发现了CPU的性能瓶颈，并进行了相应的优化，提高了CPU的性能表现。
3(5)-CPU子系统-MIPS-3-单周期-1-2-目标指令与数据通路
5/17
2、指令的基本数据通路
【基本思路】面向指令功能，逐步扩展、融合
分析三类指令的格式和功能 选择功能部件，确定部件之间的连接通路 整合冗余的部件连线
取指令→
→
R型→ I型→ J型→
通路整合→
→
通路整合
zero
ALU
We Re
addr RD
WD
MUX
MUX
clock
17/17
$rs≠$rt: PCJ型 跳转
j address
(PC+4)[31:28] ∪(address<<2)
立即数寻址 伪直接寻址
3/17
※CPU执行1条指令的步骤：
①取指令 根据PC，从存储器中取出指令，然后PC +4。 ②取操作数 根据指令中操作数字段，选择读取寄存器\存储器或立 即数，送ALU(运算器)。 ③分析指令 将指令中的操作码送控制器，分析指令的功能，产生 相应的控制信号。
④执行指令 ALU根据控制器产生的控制信号完成指令规定的操作， 并保存结果、修改PC。
4/17
※根据指令执行的所需时钟周期数
① 单周期CPU: 指令固定在1个时钟周期内完成。
√ 时间效率低，时钟宽度由单指令最长时间决定。 √ 在指令周期内，功能部件不能共享，冗余度大；
② 多周期CPU: 指令分散在多个时钟周期内完成。
$rs-$rt→$rd $rs and $rt→$rd
R直接寻址
4
or rd, rs, rt
$rs or $rt→$rd
5
addi rt, rs, imm $rs+E(imm) →$rt
Logisim完成MIPS单周期处理器开发实验报告
Logisim完成MIPS单周期处理器开发实验报告Project3Logisim完成单周期处理器开发实验报告⼀．总体设计⼆．模块定义（1）IFU（2）GPR（3）ALU（4）EXT（5）DM（6）Controller四．控制器设计单周期真值表Func100000100010N/AOp000000000000001101100011000100001111add sub ori lw sw beq lui RegDst1100X X0 ALUSrc0011101 MemtoReg0001X X X RegWrite1111002 MemWrite0000100 nPC_sel0000010 ExtOp X X000X1ALUctr Add Subtract Or Add Add Subtract X五．测试要求16.测试程序lui$t0,0x0004#lui测试程序要实现：⽴即数0x0004加载⾄t0寄存器的⾼位lui$t1,0x0008#lui测试程序要实现：⽴即数0x0008加载⾄t1寄存器的⾼位ori$t3,$zero,0x00002000#ori测试程序要实现：zero寄存器中的内容与⽴即数0x00002000进⾏或运算，储存在t3寄存器中sw$t0,4($t3)#sw测试程序要实现：把t0寄存器中值（1Word），存储到t3的值再加上偏移量4,所指向的RAM中sw$t0,8($t3)#sw测试程序要实现：把t0寄存器中值（1Word），存储到t3的值再加上偏移量8,所指向的RAM中loop:add$t2,$t2,$t1#add测试程序要实现：t1寄存器中的值加上t2寄存器中的值后存到t2寄存器中lw$t4,4($t3)#lw测试程序要实现：把t3寄存器的值+4当作地址读取存储器中的值存⼊t4 lui$t5,0x0004#lui测试程序要实现：⽴即数0x0004加载⾄t5寄存器的⾼位sub$t7,$t6,$t5#sub测试程序要实现：t6寄存器中的值减去t5寄存器中的值后存到t7寄存器中add$t0,$t0,$t5#sub测试程序要实现：t0寄存器中的值减去t5寄存器中的值后存到t0寄存器中add$t6,$t6,$t0#add 测试程序要实现：t6寄存器中的值加上t0后存到t6寄存器中beq$t0,$t1,loop#beq测试程序要实现：判断t0的值和t1的值是否相等，相等转loopadd$t0,$t0,$t5#add测试程序要实现：t0寄存器中的值加上t5后存到t0寄存器中lui$v0,0x0001#lui测试程序要实现：⽴即数0x0001加载⾄v0寄存器的⾼位lui$v1,0x0002#lui测试程序要实现：⽴即数0x0002加载⾄v1寄存器的⾼位add$v0,$v0,$v1#add测试程序要实现：v0寄存器中的值加上v1后存到v0寄存器中add$v1,$v0,$v1#add测试程序要实现：v0寄存器中的值加上v1后存到v1寄存器中ori$a0,$v0,0xffff#ori测试程序要实现：v0寄存器中的内容与⽴即数0xffff进⾏或运算，储存在a0寄存器中sub$a1,$a0,0x0000ffff#sub测试程序要实现：a0寄存器中的值减去⽴即数0x0000ffff后存到a1寄存器中loop2:sub$a2,$v1,$v0#sub测试程序要实现：v1寄存器中的值减去v0中的值后存到a2寄存器中add$a1,$a2,$a1#add测试程序要实现：a2寄存器中的值加上a1后存到a1寄存器中beq$a1,$v1,loop2#beq测试程序要实现：判断a1的值和v1的值是否相等，相等转loop2机器码：3c0800043c090008340b2000ad680004014950208d6c00043c0d000401cd7822010d402001c870201109fff9010d40203c0200013c03000200431020004318203444ffff3c010*******ffff008128220062302200c52820 10a3fffdMARS模拟结果：Logism：GPR:DM:六、问答18.对于Figure5、Figure6中的与或阵列来说，1个3输⼊与门最终转化为2个2输⼊与门，1个4输⼊与门最终转化为3个2输⼊与门，依次类推。
mips单周期cpu课程设计
mips单周期cpu课程设计一、课程目标知识目标：1. 掌握MIPS单周期CPU的基本结构和工作原理；2. 了解指令集、指令执行过程和指令周期；3. 学会分析并设计简单的MIPS指令；4. 理解CPU性能指标，如时钟频率、吞吐率等。
技能目标：1. 能够运用硬件描述语言（如Verilog）进行单周期CPU的设计与仿真；2. 能够独立编写简单的MIPS汇编程序，并在单周期CPU上运行；3. 能够分析单周期CPU的性能，并进行优化；4. 培养学生的团队合作能力和问题解决能力。
情感态度价值观目标：1. 培养学生对计算机组成原理和硬件设计的兴趣，激发学生的创新意识；2. 增强学生的工程素养，使其认识到工程实践在计算机科学领域的重要性；3. 培养学生严谨、细致、负责任的科学态度，提高学生的自主学习能力。
本课程针对高中年级学生，课程性质为实践性较强的硬件课程。
结合学生特点，课程目标注重理论与实践相结合，通过设计单周期CPU，使学生深入理解计算机硬件原理，提高实践能力。
在教学要求上，注重培养学生的团队合作精神，提高学生分析和解决问题的能力，为后续计算机组成原理及相关课程打下坚实基础。
通过本课程的学习，学生将能够独立完成单周期CPU的设计与仿真，具备一定的硬件编程能力。
二、教学内容1. 引言：介绍CPU在计算机系统中的作用，引出MIPS单周期CPU的概念及其重要性。
相关教材章节：第一章 计算机系统概述2. MIPS单周期CPU基本结构：讲解CPU的基本组成部分，包括寄存器组、控制单元、算术逻辑单元（ALU）、数据通路等。
相关教材章节：第二章 计算机组成原理3. 指令集与指令执行：分析MIPS指令集特点，讲解指令执行过程和指令周期。
相关教材章节：第三章 指令系统4. 硬件描述语言与单周期CPU设计：介绍Verilog硬件描述语言，通过实例讲解如何使用Verilog设计单周期CPU。
相关教材章节：第四章 硬件描述语言与数字电路设计5. 单周期CPU仿真与优化：指导学生进行单周期CPU的仿真，分析性能瓶颈，探讨优化方案。
【最新】CPU实验——单周期MIPS处理器设计
单周期MIPS处理器设计实验报告完成人：笪腾飞2012011263一、实验目的1、设计一个32位的单周期MIPS处理器，具备定时器、数码管等外设；2、编写一个编译器，可以将mips代码编译为二进制机器码；3、编写一个计算两个整数的最大公约数的汇编程序。
二、设计方案根据理论课所学的单周期MIPS处理器数据通路的知识，结合本次试验的具体要求，最终设计方案如下：1、系统时钟为了综合后能够在开发板上正确运行程序，我们决定采取50MHz的CPU时钟，因此编写了一个时钟分频模块，对开发板提供的100MHz时钟进行二分频，从而得到50MHz时钟。
2、PC产生模块原理图如下：如上图左半部分所示，多路选择器由一个always语句中的if…else if…else语句实现。
其中，将ALU中的加减法部分提取出来实现一个加法器，用于产生PC+4和ConBA两个PC来源。
将I型指令中的16位立即数左移两位后再符号位j m扩展成32位地址，与PC+4相加得到分支地址ConBA 。
将跳转指令中的26位目标地址左移两位后，与当前PC的高四位拼接得到跳转地址JT。
将第一个操作数寄存器中的值取出作为PC的一个输入，这是为了实现jr和jalr指令，从$Xp和$Ra寄存器中读取跳转地址。
ILLOP和XADR分别是发生中断和异常时的跳转地址。
下一指令地址的选择由PCSrc决定，而PCSrc是译码后由控制信号模块根据每条指令的操作码(opcode)和函数码(funct)产生。
3、译码模块原理图如上图右半部分所示，将PC作为ROM模块的地址输入，输出即为PC所对应的指令。
分别取出指令中的某些片段，得到$Rs，$Rt，$Rd，shamt，funct，16位立即数和26位跳转地址。
4、控制模块控制模块即控制信号产生模块，六位操作码OpCode，六位函数码[5:0] Funct，定时器中断信号irq和PC最高位PC31作为输入，输出为以下控制信号：(1) R型指令指示信号IsR，值为1表示当前指令为R型指令，否则非R型指令；(2) PC产生的选择信号[2:0] PCSrc，取值0,1,2,3,4及其它，分别选择下一指令不同的PC；(3) 目的寄存器选择信号[1:0]RegDst，被写入的寄存器有四种选择：$Rd,$Rt,$Ra,$Xp，分别由RegDst不同取值完成选择；(4) 写寄存器使能信号RegWr，值为1表示允许对寄存器进行写操作；(5) ALU第一个操作数选择信号ALUSrc1，值为1表示选择将移位量shamt 进行0扩展后作为输入，值为0表示将$Rs寄存器中的值作为输入；(6) ALU第一个操作数选择信号ALUSrc1，值为1表示选择将扩展后的32位立即数作为输入，值为0表示将$Rt寄存器中的值作为输入;(7) ALU运算控制信号[5:0] ALUFunc，作为ALU的输入选择不同的运算操作；(8) 有无符号数指示信号Sign，值为1表示有符号数，值为0表示无符号数；(9) 写存储器使能信号MemWr，值为1表示允许对存储器进行写操作；(10) 读存储器使能信号MemRd，值为1表示允许对存储器进行读操作；(11) 写寄存器值的选择信号[1:0] MemToReg，选择ALU结果，存储器读取结果和PC+4其中之一作为写入目的寄存器的值；(12) 符号位扩展指示信号EXTOp，值为1表示对16位立即数进行符号位扩展，值为0表示0扩展；(13) 立即数高位取指令指示信号LUOp，值为1表示当前指令为lui指令，选择将立即数载入高16位低位填0的32位立即数作为ALU输入，值为0表示将正常扩展后的32位立即数作为ALU输入；控制信号的具体产生过程此处略去，在控制信号说明文件中进行详述。
MIPS微处理器原理-MIPS汇编语言
操作数：寄存器、存储器、常数
因常数的值可以立即访问，故又称为立即数(immediate)。
加立即数指令 ( addi )：
# $s0=a, $s1=b
addi $s0, $s1, 4 # a=b+4 addi $s1, $s0,-2 # b=a-2
没有NOT，可用下面代替 A NOR $0 = NOT A
Source Values $s1 0000 0000 0000 0000 0000 0000 1111 1111
andi rt、rs、imm
Assembly Code
imm 0000 0000 0000 0000 1111 1010 0011 0100
用途 常数0 汇编器临时变量 函数返回值 函数参数 临时变量 保存变量
名称 $t8 ~ $t9 $k0 ~$k1 $gp $sp $fp $ra
编号 24~25 26~27 28 29 30 31
用途
临时变量
操作系统临时变量
全局指针
栈指针
帧指针
保存变量
8
MIPS Register Set
Name $0 $at $v0-$v1 $a0-$a3 $t0-$t7 $s0-$s7 $t8-$t9 $k0-$k1 $gp $sp $fp $ra
4个准则： ① 简单设计有助于规整化； ② 加快常见功能； ③ 越小的设计越快； ④ 好的设计需要好的折中方法。
4
R I S C 指令集的特点
Reduced Instruction Set Computer Complex Instruction Set Computer
• 精简了指令系统，流水线以及常用指令均可用硬件执行；
MIPS单周期CPU实验报告
MIPS单周期CPU实验报告一、实验目标本次实验的主要目标是设计并实现一个基于MIPS单周期CPU的计算机系统。
具体要求如下：1.能够识别并执行MIPS指令集中的常见指令，包括算术逻辑运算、分支跳转和存取指令等。
2.实现基本的流水线结构，包括指令译码阶段、执行阶段、访存阶段和写回阶段。
3.能够在基本结构的基础上添加异常处理和浮点数运算支持。
二、实验环境三、实验过程1.确定CPU的基本组成部分，包括指令存储器、数据存储器、寄存器、ALU和控制单元等，并进行电路设计。
2.编写MIPS汇编程序，并使用MARS进行仿真调试，验证指令的正确性和计算结果的准确性。
3.将MIPS汇编程序烧录到指令存储器中，并将数据存储器中的初始数据加载进去。
4.运行程序，观察CPU的工作状态，并进行时序仿真，验证CPU设计的正确性。
5.对CPU进行性能测试，包括执行时间、指令吞吐量和时钟周期等指标的测量。
四、实验结果经过实验和测试，我们成功地设计并实现了一个基于MIPS单周期CPU的计算机系统。
该系统能够正确执行MIPS指令集中的常见指令，并支持流水线结构、异常处理和浮点数运算。
1.指令执行的正确性：通过在MARS中进行调试和仿真，我们发现CPU能够正确地执行各种指令，包括算术逻辑运算、分支跳转和存取指令等。
并且，在时序仿真中，CPU的各个组件的信号波形也符合预期。
2.流水线结构的实现：我们根据MIPS指令的特点和处理流程，设计了基本的流水线结构，并在MARS中进行了时序仿真。
仿真结果表明，各个流水线级的操作都能够正确无误地进行，并且能够顺利地在一个时钟周期内完成。
3.异常处理和浮点数运算的支持：通过在MIPS汇编程序中加入异常处理和浮点数运算的指令，我们验证了CPU对这些功能的支持。
在异常处理时，CPU能够正确地转入异常处理程序，并根据异常类型进行相应的处理。
在浮点数运算时，CPU能够正确地进行浮点数的加减乘除等运算，并将结果正确地写回寄存器。
单周期MIPS CPU实验(8条指令)
单周期M I P S C P U设计实验目的⏹掌握硬布线控制器设计的基本原理⏹能利用相关原理在Logisim平台中设计实现MIPS单周期CPU⏹主要任务☐绘制MIPS CPU数据通路☐实现单周期硬布线控制器☐测试联调核心指令集（可实现内存区域冒泡排序）#MIPS指令RTL功能描述1add$rd,$rs,$rt R[$rd]←R[$rs]+R[$rt]溢出时产生异常，且不修改R[$rd] 2slt$rd,$rs,$rt R[$rd]←R[$rs]<R[$rt]小于置1，有符号比较3addi$rt,$rs,imm R[$rt]←R[$rs]+SignExt(imm)溢出产生异常16b4lw$rt,imm($rs)R[$rt]←Mem4B(R[$rs]+SignExt16b(imm))5sw$rt,imm($rs)Mem4B(R[$rs]+SignExt16b(imm))←R[$rt]6beq$rs,$rt,imm if(R[$rs]=R[$rt])PC←PC+SignExt18b({imm,00})7bne$rs,$rt,imm if(R[$rs]!=R[$rt])PC←PC+SignExt18b({imm,00})8syscall系统调用，这里用于停机单周期MIPS 参考数据通路MemtoReg MemWrite Branch AluOP ALUSrc RegDstRegWritePCSrcCLKPCRDA指令存储器指令字4PC+45:020:1625:2115:1115:0Sign ExtendSignImmR1#R2#W#WDWE 寄存器堆R1R2101011<<2+PCBranchSrcB SrcA EqualA L UALUResult WriteDataWERD A 数据存储器WD ReadData WriteBackData++BranchAddress31:26CLK CLKPC+4控制器FuncOp rsrtrd步骤1：构建MIPS主机通路⏹在MIPS单周期CPU子电路中，利用如下组件构建MIPS 单周期CPU数据通路☐PC、IMEM、RegFile、ALU、DMEM、Controller步骤2：设计单周期MIPS控制器⏹输入信号⏹指令字Opcode，Func字段（12位）⏹输出信号⏹多路选择器选择信号⏹内存访问控制信号⏹寄存器写使能信号⏹运算器控制信号、指令译码信号⏹纯组合逻辑电路、无时序逻辑控制信号功能说明（8条核心指令集）#控制信号信号说明产生条件1MemToReg写入寄存器的数据来自存储器lw指令2MemWrite写内存控制信号sw指令未单独设置MemRead信号3Beq Beq指令译码信号Beq指令4Bne Bne指令译码信号Bne指令5AluOP运算器操作控制符加法，比较两种运算6AluSrcB运算器第二输入选择Lw指令，sw指令，addi7RegWrite寄存器写使能控制信号寄存器写回信号8RegDst写入寄存器选择控制信号R型指令9Halt停机信号，取反后控制PC使能端syscall指令完善硬布线控制器内部逻辑⏹打开CPU.circ打开单周期硬布线控制器电路⏹实现指令译码、ALU控制逻辑完善控制信号逻辑⏹增加简单的组合逻辑⏹根据给出的指令译码信号，实现所有控制信号逻辑步骤3：CPU测试⏹在指令存储器中载入排序程序sort.hex⏹时钟自动仿真，Windows：Ctrl+k Mac: command+k运行程序⏹程序停机后，查看数据存储器中排序情况，有符号降序排列下节课再见…。
MIPS指令单周期CPU设计
rd rs rt imm
sw rt rs imm Addr = R[rs] + SignExt(imm) MEM[Addr] = R[rt]
PC
Register File
ALU
+4
Data memory
4. MIPS指令——BEQ
比较指令BEQ
– beq rs rt imm
Phase 5: Register Write (WB for “write back”)
– Write the instruction result back into the Register File – Those that don’t (e.g. sw, j, beq) remain idle or skip this phase
– if R[rs] = R[rt] – then PC (PC +4)+ SignExt(imm) – Else PC PC+4
instruction memory rd rs rt imm MUX
PC
Register File
ALU
+4
Data memory
5. MIPS指令——Jump
Data memory
rd rs rt
Register File
PC
单周期CPU设计思路
指令的行
– 显然要设计一个时序逻辑电路 – 一条指令用一个CPU周期完成
执行步骤的实现
– 取指：从指令存储器中读指令（地址：PC）
– 读出一或两个源寄存器的值（寄存器组）
– 进行指令规定的运算（ALU） – 读/写数据存储器
– Zero extend imm16? – Pass imm16 to input of ALU? – Write result to rt?
单周期RISC处理器KMIPS说明文档
单周期RISC处理器KMIPS说明文档作者：老邹zbzou_xy@ KMIPS下载/s/1nt2zT3r这个设计参照了网络上的一些资料，修改了设计，现在已经能够正确执行lw、sw、and、or、add、sub、addi、beq和bne九条指令，如果需要扩充部分指令，修改controler和alu 设计就可以了，比较方便。
【适合CPU设计初学者】下面就介绍一下，这个工程的设计、仿真和验证方法。
工程目录说明如下：VHDL：设计的源文件ISE ：ISE的工程文件、CoreGen产生的ROM和RAM、约束文件MIPS.ucfTB : 测试文件MSIM：ModelSim仿真要使用的文件DOC ：项目说明文档CODE：测试汇编程序及相应的COE文件1.设计整个设计是按照下面的框图进行设计的：设计思想基本上是从《计算机组成与设计硬件/软件接口3版》第五章上来的，只是ALU控制部分放在了ALU里面，以后有时间再改个一样的。
每个模块对应一个设计文件，对应关系如下：2.仿真2.1说明1、仿真环境使用的是ModelSimSE 6.1f。
2、仿真使用的文件放在MSIM目录中，有三个文件：compile.do、sim.do和wave.do。
compile.do设置了要编译的文件，wave.do设置了要加入波形窗口的信号及显示方式，sim.do 设置了仿真需要的命令。
3、测试要使用的文件放在目录TB中，有MIPS.vhd（顶层文件，为了便于仿真，没有使用分频模块）、myeDmem.vhd（数据存储器，加了读使能信号）、ram.vhd（可以在ISE 下综合的ram）、myeImem.vhd（指令寄存器，要执行的指令都定义在此。
因为是16进制MIPS指令代码，很难看懂，所以要了解代码对应的程序，请看CODE目录下的all_instr.asm 文件）和test_kmips.vhd（testbench）。
2.2仿真步骤1、启动ModelSim后，改变工作目录（File Change Directory）到目录KMIPS_OK\MSIM 中，在命令窗口运行do compile.do（编译工程需要的设计文件），这样需要的设计文件就加入到库WORK中，如图所示：2、在命令窗口运行do sim.do，就开始仿真，并得到相应的仿真波形。
计算机组成原理-第11章 MIPS处理器设计(单周期、多周期)1 [兼容模式]
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llxx@
12
A conceptual view – computational instructions
• Both source
operands and
Read data 2
Register File
Datapath Control Points
RegWrite (“write enable” control point)
寄存器号 Instruction
R-type指令的执行
Read
register 1
Read
Read
data 1
register 2
– beq为相对寻址：以npc为基准，指令中的 target为16位，进行32位有符号扩展后左移两 位（补“00”，字对准）。
– jump为pseudodirect：指令中的target为26位， 而PC为32位。将target左移2位拼装在PC的低 28位上，PC高4位保持不变。
J-type
op(6 bits) rs(5 bits) rt(5 bits) op(6 bits)
data
16 Sign 32 extend
I-type
MemRead
R-type
llxx@
22
Instruction
条件转移beq
PC + 4 from instruction datapath
Add Sum
Branch target
Read
register 1
Read
Read
rt：ld的目的，sw的源
32位MIPS CPU 设计 实验报告详解
数字逻辑与处理器基础实验32位MIPS CPU设计综述：我们的最后验收结果时钟频率是84.9MHz。
本实验报告主要分为实验设计说明与实验收获总结两个部分。
附件中有CPU工程文档与模块代码。
第一部分实验设计一、ALU设计1、设计思路实现基本的算术、逻辑、关系、位与移位运算，尽量优化以达到最小的面积延时积。
结构图如下：主要设计思想：A. 加法运算实现可以采用逐次进位、超前进位等结构，减法可以通过加法实现（参见见面理论课讲义或者前面实验）；同时输出Z（结果为零）、V（结果溢出）、N（结果为负）等标志位，注意有符号数和无符号数标志产生的不同。
B. 比较运算根据减法运算的结果（Z/V/N）产生，自行分析比较操作与算术运算之间的关系。
C. 移位运算可以考虑将移位操作拆分为16 位移位、8 位移位、4 位移位、2 位移位、1位移位等几个子运算的组合，然后级联形成最后的运算结果。
D. 逻辑运算可以根据要求直接产生。
功能表接口说明2、主要模块a)32bit加法器采用8个4bit超前进位加法器极连的方式，构成32bit加法器。
对于逸出位v的处理如下：由有符号数的性质可知，对最高位32和次高位31位取抑或，输出信号则为是否逸出。
对32位运算结果取反后，再对相邻两位反复取与，最终得到结果是否为零的输出z.如果是有符号数，则符号位=n。
由于这一方法部分程度上减弱了高位计算对低位计算的依赖程度，因此可以实现延时的降低。
同时，由于其超前进位网络的大量逻辑运算，较大程度上提升了电路的面积，造成最终的面积延时积特性恶化。
关键代码见附录1b)32bit减法器对加法器按位取反，再加一。
关键代码见附录1c)32bit 右移32bit 左移32bit 算术右移将移位操作拆分为16 位移位、8 位移位、4 位移位、2 位移位、1位移位等几个子运算的组合，然后级联得到最后的运算结果。
关键代码见附录1d)32bit 逻辑比较单元采用行为级语句直实现逻辑比较功能。
MIPS单周期CPU实验报告
《计算机组成原理实验》实验报告（实验二）学院名称：专业（班级）：学生姓名：学号：时间：2017 年11 月25 日成绩: 实验二：单周期CPU设计与实现一.实验目的(1) 掌握单周期CPU数据通路图的构成、原理及其设计方法；(2) 掌握单周期CPU的实现方法，代码实现方法；(3) 认识和掌握指令与CPU的关系；(4) 掌握测试单周期CPU的方法；(5) 掌握单周期CPU的实现方法。
二.实验内容设计一个单周期的MIPSCPU，使其能实现下列指令：==> 算术运算指令==> 逻辑运算指令功能：rd←rs | rt；逻辑或运算。
==>移位指令==>比较指令==> 存储器读/写指令将rt寄存器的内容保存到rs寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中。
即读取rs寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中的数，然后保存到rt寄存器中。
==> 分支指令功能：if(rs=rt) pc←pc + 4 + (sign-extend)immediate <<2 else pc ←pc + 4特别说明：immediate是从PC+4地址开始和转移到的指令之间指令条数。
immediate 符号扩展之后左移2位再相加。
为什么要左移2位？由于跳转到的指令地址肯定是4的倍数（每条指令占4个字节），最低两位是“00”，因此将immediate放进指令码中的时候，是右移了2位的，也就是以上说的“指令之间指令条数”。
12特别说明：与beq不同点是，不等时转移，相等时顺序执行。
功能：if(rs>0) pc←pc + 4 + (sign-extend)immediate <<2 else pc ←pc + 4==>跳转指令==> 停机指令三.实验原理1.时间周期：单周期CPU指的是一条指令的执行在一个时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个时钟周期完成。
基于FPGA的MIPS单周期处理器的实现
基于FPGA的MIPS单周期处理器的实现作者：***来源：《电脑知识与技术》2021年第19期摘要：在MIPS CPU設计原理的基础上，通过Verilog硬件描述语言编程、使用Xilinx FPGA开发板的调试和仿真工具Vivado，实现基于FPGA的MIPS单周期处理器。
最终下载到Nexys4-DDR平台上，通过ChipScope工具抓取运行过程中产生的波形进行验证。
关键词：MIPS;硬件描述语言 ; Vivado ;单周期处理器中图分类号：TP311 文献标识码：A文章编号：1009-3044（2021）19-0005-04本文旨在使读者理解和掌握基于FPGA的MIPS单周期处理器的设计和实现。
我们要在了解MIPS CPU设计原理的基础上，掌握Verilog硬件描述语言编程、Xilinx FPGA开发板（Nexys4-DDR）的调试和仿真工具（Vivado 2014.4）。
过程大致分为用Vivado设计套件创建工程、编写 Verilog 代码、仿真测试和下载验证等四部分。
1 用Vivado设计套件创建工程1.1 关于Vivado设计套件Vivado设计套件是FPGA厂商赛灵思Xilinx公司2012年发布的集成设计环境，以提升生产力、缩短产品上市时间、实现可编程系统集成等目标。
Vivado设计套件可实现FPGA部分的设计和开发，管脚和时序的约束，编译和仿真，实现RTL 到比特流的设计流程。
包括高度集成的设计环境和新一代从系统级到IC级的工具，全新的系统级设计的中心思想是基于知识产权（IP）核的设计，Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。
这些均建立在共享的可扩展数据模型和通用调试环境基础上，可以让用户更快地实现设计收敛。
1.2 新工程的创建和设置打开 Vivado设计套件（本文使用的是Vivado 2014.4）新建工程，输入工程名和存储路径如图1所示。
华中科技大学HUST类MIPS单周期微处理器设计实验报告
类MIPS单周期微处理器设计实验报告|专业：班级：:学号：姓名：一、(二、微处理器各模块设计各模块的框图结构如上图所示。
由图可知，该处理器包含指令存储器、数据存储器、寄存器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。
图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。
1.指令存储器的设计指令寄存器为ROM类型的存储器，为单一输出指令的存储器。
因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。
（1）在IP wizard 中配置ROM，分配128个字的存储空间，字长为32位宽。
（2）选择输入具有地址寄存功能，只有当时钟上升沿有效时，才进行数据的输出。
…（3）配置ROM内存空间的初始化COE文件。
最后单击Generate按钮生成IROM模块。
2.数据存储器的设计数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。
因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。
数据存储器基本建立过程同ROM的建立。
3.寄存器组设计《寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。
在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能写入，因此该模块的输入为clk、RegWriteAddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData 必须输出0，否则输出相应地址寄存器的值。
另外，当RegWriteEn有效时，数据应该写入RegWriteAddr寄存器。
并且每次复位时所有寄存器都清零。
代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,$input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];<assign RsData = (RsAddr == 5'b0)32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)32'b0:regs[RtAddr];integer i;always @(posedge clk)beginif(!reset)begin|if(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)。
(完整版)MIPS处理器设计说明
西安邮电大学实践课程报告书课程名称：计算机组成与实践院（系）名称：电子工程学院专业班级：**学号/姓名：**实习时间：2015年3月6日至2015年6月19日1 课程主要目的本课程是在上学期《计算机组成与设计》课程学习的基础上，通过实践课的方式，依照集成电路设计流程，完成一个简单独立硬件功能电路模块的设计，从而到达对《计算机组成与设计》课程的深入理解和提高电路设计的实践能力，从理论和实验的结合中巩固计算机基本知识，熟练掌握电路设计的基本流程和原理，同时，加深对MIPS系统的组成部件及其电路结构，原理和功能的理解，掌握利用硬件描述语言和EDA工具进行MIPS设计的一般方法。
2 课程的主要内容和任务MIPS是典型的32位定长指令字RISC处理器，要求深入理解MIPS处理器的内部结构及工作原理。
采用verilogHDL设计一个兼容MIPS指令格式，具有10条以上指令功能的单周期CPU硬件电路，该32位MIPS设计内容主要包括系统中的基本组成部件（存储器，指令寄存器，寄存器堆，算术逻辑运算器，程序计数器，多路选择器，符号扩展等）的设计，仿真及硬件下载的方法和过程。
设计过程中使用ISE仿真工具完成设计电路的仿真验证。
3总体设计方案3.1指令及其功能表：（1）R型指令：（2）I型指令：（3）J型指令：3.2总体结构设计：该MIPS主要由8个模块组成，各个子模块分别设计其特定的功能，最终利用一个总的模块进行子模块间连接，使得整个CPU能连贯执行指令，在仿真结果中观察设计结果，最终进行硬件下载，验证设计。
其中各个模块简单功能如下：（1）存储器模块：具备基本的读写功能，用于存放数据和指令。
（2）寄存器堆模块：由32个32位的寄存器组成，提供较大的存储空间，用于存放暂存数据和指令。
（3）算术逻辑运算器模块：执行加减法等算术运算，与非或等逻辑运算，以及比较移位传送等操作的功能部件，是该CPU的设计核心部分，存在不同的运算处理功能，是体现实验设计结果正确性的模块。
单周期处理器数据路径设计
单周期处理器——数据路径设计微结构:–就是把寄存器、ALU，有限状态机，存–如何用硬件实现一个体系结构–单周期–多周期–流水线–控制–寄存器类型指令: and, or, add, sub, slt –存储访问指令: lw, sw–分支指令: beqA RD 指令存储器A1A3WD3RD2RD1WE3A232个寄存器文件ARD 数据存储器WDWEPC'3232PC3232323232323232555A RDInstructionMemoryA1A3WD3RD2RD1WE3A2CLKRegisterFileA RDDataMemoryWDWE PCPC'InstrCLKInstrCLKA RDInstructionMemoryA1A3WD3RD2RD1WE3A2CLKRegisterFileA RDDataMemoryWDWE PCPC'25:21CLK –由指令的[25：21]位中的rs字段标识op rs rt imm lw rt, imm(rs) ;load word–需要一个偏移量，在指令的[15:0]位立即数给出，但需要扩展到32位SignImmCLKA RDInstructionMemoryA1A3WD3RD2RD1WE3A2CLKSign ExtendRegisterFileA RDDataMemoryWDWE PCPC'Instr25:2115:0CLKop rs rt imm lw rt, imm(rs) ;load word–将基地址和偏移量送入ALU，并且ALU控制端置为010，就是加法SignImmCLKA RDInstructionMemoryA1A3WD3RD2RD1WE3A2CLKSign ExtendRegisterFileA RDDataMemoryWDWE PCPC'Instr25:2115:0SrcBALUResultSrcA ZeroCLKALUControl2:0ALU010op rs rt imm lw rt, imm(rs) ;load word–读出的数据，要装载到寄存器中，[20：16]指明了寄存器编号，并且给出RegWrite信号。
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一、实验目的1.了解微处理器的基本结构。
2.掌握哈佛结构的计算机工作原理。
3.学会设计简单的微处理器。
4.了解软件控制硬件工作的基本原理。
二、实验任务利用HDL语言，基于Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。
（1）支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令（2）支持基本的内存操作如lw，sw指令（3）支持基本的程序控制如beq，j指令三、实验过程1、建立工程在ISE 14.7软件中建立名为Lab1 的工程文件。
芯片系列选择Artix7,具体芯片型号选择XC7A100T,封装类型选择CSG324,速度信息选择-1。
2、分模块设计1)指令存储器ROM设计新建IP core Generator，命名为irom。
设定的指令存储器大小为128字，指令存储器模块在顶层模块中被调用。
输入为指令指针（PC）与时钟信号（clkin），输出为32位的机器指令，并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进行相应的处理。
然后制作COE文件。
先使用UltraEdit编辑代码，代码如下main:addi $2,$0,85sw $2,0($3)addi $2,$0,50sw $2,4($3)addi $2,$0,48sw $2,8($3)addi $2,$0,49sw $2,12($3)addi $2,$0,53 #sw $2,16($3)addi $2,$0,49 #sw $2,20($3)addi $2,$0,51 #sw $2,24($3)addi $2,$0,52 #sw $2,28($3)addi $2,$0,54 #sw $2,32($3)addi $2,$0,52 #sw $2,36($3)j main将其导入QtSpim中，选中机器码，加上前缀并将最后一行0x08100009修改为0x08000000，代码如下MEMORY_INITIALIZATION_RADIX=16;MEMORY_INITIALIZATION_VECTOR=20020055,ac620000,20020032,ac620004,20020030,ac620008,20020031,ac62000c,20020035,ac620010,20020031,ac620014,20020033,ac620018,20020034,ac62001c,20020036,ac620020,20020034,ac620024,08000000,保存为.coe文件，在ROM模块里调用。
2)数据存储器RAM设计新建IP core Generator，命名为dram。
数据存储器为RAM类型的存储器，并且需要独立的读写信号控制。
因此其对外的接口为clk、we、datain、addr；输出信号为dataout。
当时钟上升沿到来时，如果写信号（we）为真，根据addr 所表示的地址找到对应的存储单元，并将输入的数据（datain）写到对应的存储单元中；如果写信号为假，则根据addr所表示的地址，将对应存储单元的数据送到输出端（dataout）。
在本实验中调用ISE提供的IP核进行设计，设定的数据存储器大小为64字。
数据存储器模块在顶层模块中被调用。
输入的时钟信号来自于顶层模块的clkin，addr信号来自于ALU单元的输出端（对基地址与偏移量执行加操作），datain来自于寄存器组的第二个数据输出端（Rtdata），而控制信号we则来自于控制器对指令的译码。
输出数据dataout通过一个选择器（MUX3）决定是否写入到相应的寄存器。
初始化dram值：0x55555555,在以后的仿真过程中可以用于验证是否正确调用3)立即数符号扩展模块设计对于I型指令，将指令的低十六位作为立即数符号扩展模块的输入inst[15:0],如果十六位立即数的最高位（即符号位）为1，则在inst[15:15]前面补16个1，如果为0，则在前面补16个0。
然后将符号扩展之后的data[31:0]通过一个选择器（即MUX2）输送到ALU单元的第二个源操作数输入端（即input2）。
代码如下：module signext(input [15:0] inst,output [31:0] data);assign data=inst[15:15]?{16'hffff,inst}:{16'h0000,inst};endmodule4)寄存器组模块该模块的输入为clk、RegWriteData、RegWriteAddr、RegWriteEn、RsAddr、RtAddr和reset，输出信号为RsData和RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器数据。
另外，当RegWriteEn信号有效时，数据应该写入RegWriteAddr 寄存器，并且每次复位时所有寄存器都清零。
寄存器组模块在顶层模块中被调用。
clk信号来自于顶层模块的clkin，reset 信号来自于顶层模块的reset，RegWriteData来自于ALU单元的运算结果输出端或者是数据存储器的输出端（通过一个选择器MUX3进行选择），RegWriteAddr、RsAddr、RtAddr来自于指令的对应位，RegWriteEn来自于控制器对指令的译码。
输出信号Rsdata与Rtdata则分别来自于Rsaddr与Rtaddr 对应的寄存器。
代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];integer i;always @(posedgeclk)beginif(!reset)beginif(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)regs[i]=0;regs[31]=32'hffffffff;endendendmodule5)控制器模块控制器输入为指令的opCode字段，即操作码。
操作码经过主控制单元的译码，给ALUCtrl、Data Memory、Registers、Muxs等部件输出正确的控制信号。
该模块在顶层模块中被调用，输入的opcode来自于指令的前6位，而输出信号aluSrc、MemToReg、RegWrite、MemRead、MemWrite、branch、aluop 和jmp则是对6位opcode的译码。
代码如下：module ctr(input [5:0] opCode,output regDst,output aluSrc,output memToReg,output regWrite,output memRead,output memWrite,output branch,output [1:0] aluop,output jmp);regregDst;regaluSrc;regmemToReg;regregWrite;regmemRead;regmemWrite;reg branch;reg[1:0] aluop;regjmp;always @(opCode)begincase(opCode)6'b000010://jmpbeginregDst=0;aluSrc=0;memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=0; aluop=2'b00; jmp=1;end6'b000000://R beginregDst=1; aluSrc=0; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0; aluop=2'b10; jmp=0;end6'b100011://lw beginregDst=0; aluSrc=1; memToReg=1; regWrite=1; memRead=1; memWrite=0; branch=0; aluop=2'b00; jmp=0;end6'b101011://sw beginregDst=0;aluSrc=1; memToReg=0; regWrite=0; memRead=0; memWrite=1; branch=0;aluop=2'b00;jmp=0;end6'b000100://beq beginregDst=0;aluSrc=0; memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=1;aluop=2'b01;jmp=0;end//6'b001100://andi 6'b001000://andi beginregDst=0;aluSrc=1; memToReg=0; regWrite=1;memRead=0;memWrite=0;branch=0;//aluop=2'b11;aluop=2'b00;jmp=0;enddefault:beginregDst=0;aluSrc=0;memToReg=0;regWrite=0;memRead=0;memWrite=0;branch=0;aluop=2'b00;jmp=0;endendcaseendendmodule6)运算器(ALU)模块微处理器支持的add、sub、and、or和slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw和lw也需要通过ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。