Quartus II集成开发工具
合集下载
qutartus Ⅱ集成开发工具
习
题
3.8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模为60的加法计数器，进行编译和仿真，查看仿真结果。 3.9 采用Quartus II软件的宏功能模块lpm_rom，用查表 的方式设计一个实现两个8位无符号数加法的电路，并进行 编译和仿真。 3.10 先利用LPM_ROM设计4位×4位和8位×8位乘法器各 一个，然后用Verilog语言分别设计4位×4位和8位×8位乘 法器，比较两类乘法器的运行速度和资源耗用情况。 3.11 用数字锁相环实现分频，假定输入时钟频率为10MHz， 想要得到6MHz的时钟信号，试用altpll宏功能模块实现该电 路。
1995）和大多数Verilog-2001标准（IEEE13642001），还支持VHDL1987标准（IEEE标准10761987）和VHDL1993标准（IEEE标准1076-1993）。
3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择，如下图所示。
3.1.5 生成测试文件
（ ） 生 成 测 试 文 件 并 存 盘
1
（2）对测试文件进行设置
3.1.6 设置仿真软件的路径
3.1.7 Quartus自动调用Modelsim进行仿真
3.1.8 将二分频器生成一个元件符号
3.2 Modelsim 图形界面仿真 Modelsim 工作界面
（1）启动Modelsim，转换工作目录
数据线、地址线宽度设置
控制端口设置
添加.mif文件
如下图所示是基于ROM实现的4位×4位的无符号数 乘法器电路图，其参数设置为： LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif
设计工具Quartus II简介
设计工具Quartus II简介二十世纪后半期，随着集成电路和计算机技术的飞速发展，数字系统也得到了飞速发展。
在可编程集成电路的开发过程中，以计算机为工作平台，融合了电子应用技术，计算机技术，智能化技术最新成果的电子设计自动化（Electronic Design Automation）技术能辅助各种规模的设计工作。
Quartus II是Altera 提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。
Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II 的更新换代产品，其界面友好，使用便捷。
在Quartus II上可以完成设计输入、HDL综合、布线布局(适配)、仿真和下载和硬件测试等流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
Altera的Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC) 设计的综合性环境和SOPC 开发的基本设计工具，并为Altera DSP 开发包进行系统模型设计提供了集成综合环境。
Quartus II设计工具完全支持VHDL、Verylog 的设计流程，其内部嵌有VHDL、Verilog 逻辑综合器。
Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum Synplify Pro FPGA Complier II并能直接调用这些工具。
同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。
此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。
Quartus II包括模块化的编译器。
编译器包括的功能模块有分析综合器(Analysis &Synthesis)、适配器(Filter)、装配器( Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer) 和编辑数据接口(Complier Database Interface 等。
3 Quartus II集成开发工具
EDA技术与应用
第三章 Quartus II集成开发工具
教学重点
Quartus II原理图设计 基于LPM单元库的设计
3.1 Quartus II原理图设计
原理图编辑
综合 FPGA / CPLD 器件和电路系统 FPGA / CPLD 适配 时序与功能 仿真
FPGA / CPLD 编程下载
设置Lpm_mult模块
2 LPM设计举例
（1）输入lpm_counter宏模块
（2）设置lpm_counter宏模块
使用端口 异步清零aclr、时钟输入clock 数据输出q、进位输出cout 设定参数
双击PIN NAME，命名引脚a、b、cout、sout
单击拖动鼠标，连接好电路
半加器原理图
（4）原理图文件存盘 File | Save As 命名为adder.bdf，保存到工程目录
2 创建工程（File | New Project Wizard）
（1）指定工程目录、名称和顶层设计实体
（2）将设计文件加入工程中
设置仿真模式
5 观察仿真结果
（1）启动仿真器
Processing | Start Simulation （2）查看波形图 Processing | Simulation Report View | Fit in window
半加器时序仿真波形图
3.1.4 全加器设计与仿真
1. 将半加器生成为1个元件符号
或在编辑窗口单击右键，选择Insert | Symbol （3）展开 primitives | logic 调入and2、xor primitives | pin 调入input、output
Insert symbol Edit | Insert Symbol
第三章 Quartus II集成开发工具
教学重点
Quartus II原理图设计 基于LPM单元库的设计
3.1 Quartus II原理图设计
原理图编辑
综合 FPGA / CPLD 器件和电路系统 FPGA / CPLD 适配 时序与功能 仿真
FPGA / CPLD 编程下载
设置Lpm_mult模块
2 LPM设计举例
（1）输入lpm_counter宏模块
（2）设置lpm_counter宏模块
使用端口 异步清零aclr、时钟输入clock 数据输出q、进位输出cout 设定参数
双击PIN NAME，命名引脚a、b、cout、sout
单击拖动鼠标，连接好电路
半加器原理图
（4）原理图文件存盘 File | Save As 命名为adder.bdf，保存到工程目录
2 创建工程（File | New Project Wizard）
（1）指定工程目录、名称和顶层设计实体
（2）将设计文件加入工程中
设置仿真模式
5 观察仿真结果
（1）启动仿真器
Processing | Start Simulation （2）查看波形图 Processing | Simulation Report View | Fit in window
半加器时序仿真波形图
3.1.4 全加器设计与仿真
1. 将半加器生成为1个元件符号
或在编辑窗口单击右键，选择Insert | Symbol （3）展开 primitives | logic 调入and2、xor primitives | pin 调入input、output
Insert symbol Edit | Insert Symbol
QUARTUS II 使用入门
2、 QUARTUS II系统安装
2.1 QUARTUS II安装
对于安装Quartus II 7.2版本的系统必须满足以下最低要求： 硬件：运行速度为866MHz或更快Pentium III 以上计算机，
系统内存容量大于256M。
操作系统：Microsoft Windows 2000或Microsoft Windows XP。
编译的启动方法：
选择Processing菜单的Start Compilation项即可启动全程编译
编译过程中，status窗口会显示出当前的编译的进度。
下方的process栏中会显示出编译信息，如果有出错信 息就会在其中显示。双击出错的条文，即会弹出对应的
VHDL文件。
如果编译成功，就会出现一个编译成功的信息窗口 。
3.5 应用RTL电路观察器
Quartus II支持网表文件对应的RTL电路的生成。方法如下： 选择菜单Tool中的Netlist viewers项，在出现的次级菜单中选 择RTLviewer,即可观察到设计文件对应的RTL电路结构
3.6 引脚分配
所谓引脚分配就是将设计项目的输入输出端口分配到目 标芯片的对应管脚。引脚的分配可以由分配编辑器实现，也
（3）将设计项目的端口信号选入波形编辑器。 选择菜单Edit中的Insert Node or Bus项，弹出Insert Node or Bus对话框 .
单击Node Finder按钮出现Node Finder对话框
在Node Finder对话框的Filter框中选择“Pins: all”，然后单 击List按钮，此时在下方的Nodes Found窗口出现设计项目 中的所有端口的名称。
Quartus II的许可文件的设定步骤如下： 选择菜单Tools/LicenseSetup，弹出图7.2 所示 “LicenseSetup”对话框。 单用户许可方式(single-user licenses)：在“License file”对话框，点击“…”按钮选择License.dat 文件即可。 最后单击OK，完成设定。文件所许可的AMPP and MegaCore functions会出现在“Licensed AMPP/MegaCore functions”窗口中。
集成开发平台QuartusII操作基础课件
配置项目设置
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
QuartusII介绍
利用Quartus II提供的仿真设置指南同样可以帮助我 们快速进行一个项目的仿真设置。在主菜单中选择 Assignments/Simulator Settings Wizard选项，在 弹出的对话框中，输入指定的仿真实体模块和设定 名字。
1．2 QuartusII设计流程介绍
1．2 QuartusII设计流程介绍
（4）下面弹出的是选择可编程逻辑器件对话框，如下 图所示。选Yes，手动选择需要的器件，选No，则 由编译器自动选择。
8．1．2 QuartusII设计流程介绍
（5）在下一步弹出的对话框中通过选择器件的封装形 式，引脚数目，以及速度级别来约束可选器件的范围。 如图8.5所示。
（3）阅读编译报告 编译后自动生成的编译报告如图8.13所示，它包含了怎样将一 个设计放到一个器件中的所有信息。有器件使用统计，编译设 置情况，底层显示，器件资源利用率，状态机的实现，方程式， 延时分析结果，CPU使用资源。
1．2 QuartusII设计流程介绍
4．QuartusII仿真
QuartusII支持多种仿真输入方法，它支持波形方式 输 入 ， 如 ： 向 量 波 形 文 件 （ . vwf）、 向 量 文 件 （.vec）、列表文件（.tbl），也支持Testbench如： Tcl/TK脚本文件，同时也支持第三方的仿真工具的 Verilog/VHDL Testbench。
1．2 QuartusII设计流程介绍
5．QuartusII下载 首先打开下载窗口，在主菜单中选择Tools/ Programmer选项，
在弹出的如图8.20所示的对话框中,设置JTAG模式，加入相应的编 程文件，当下载电缆和下载文件都已设置好后，点击Start按钮开 始下载，进度条中将显示目前完成的下载比率。
7.QuartusⅡ开发软件
模块/原理图输入方式是CPLD/FPGA设计的基本 方法之一，几乎所有的设计环境都集成有原理图输 入方法。这种设计方法直观、易用，支持它的是一 个功能强大的器件库。然而由于器件库元件通用性 差，致使其移植性差，所以原理图设计方式主要是 一种辅助设计方式，更多的应用于混合设计中的个 别模块设计。 下面以一个用160设计模十计数器为例介绍如何 用QUARTUSⅡ原理图输入设计方式进行设计。
在QUARTUSⅡ软件中可以利用创建工程 向导（New Project Wizard）创建一个新 的工程。在向导中需要指定工程的工作目 录、工程名以及顶层文件名，同时可以指 定工程中所要用到的设计文件、其它源文 件、用户库及第三方EDA工具，也可以在创 建工程的同时指定目标器件类型。 下面通过一个实例说明建立工程文件 的过程。
文本输入设计是一种常用的数字系统设计 方式，大型设计中一般都采用此种设计方法。 此方法的特点是易于使用自顶向下的设计方 法、易于模块划分和复用、移植性强、通用 性好、设计不因芯片工艺和结构的改变而变 化、利于向 ASIC的移植。 文本输入设计方法基本步骤包括设计输 入、项目编译和仿真验证。其中项目编译和 仿真验证与原理图法类似。
Tools
QuartusⅡ包括模块化的编译器。QuartusⅡ 在对设计进行处理时可以进行全编译，也可以单独 运行其中的某个功能模块。 QuartusⅡ还包含许多十分有用的LPM模块， 它们是复杂或高级系统构建的重要组成部分。 QuartusⅡ软件加强了网络功能，它具有最 新的Internet技术，设计人员可以直接通过 Internet获得Altera的技术支持。 Altera与业界处于领先地位的EDA工具厂商 组成ACCESS联盟，确保了Altera EDA工具与这些支 持Altera器件的EDA工具之间顺畅接口。
Quartus II集成开发工具
Status窗口显示编译各阶段的进度和逝去时间。 3.Finder窗口
Node Finder窗口允许设计者查看存储在工程数据库中的任何节点名。 4.Messages窗口
Messages窗口提供了详细的编译报告、警告和错误信息。设计者可以 根据某个消息定位到Quartus II软件不同窗口中的一个节点。 5.Change Manager窗口
Change Manager窗口可以跟踪在Chip Editor中对设计文件进行的变 更消息。
6.Tcl Console窗口 Tcl Console窗口在图形用户界面中提供了一个可以输入Tcl命令或执行
Tcl脚本文件的控制台。
4.2 基于Quartus II软件进行EDA设计开发流程
①双击桌面上 Quartus II9.1 的图标，启动 Quartus II9.1 软件
在“Primitives”中，选择“logic”子库中的异或门（xor）和两输入 与门（and2），两个输入引脚和两个输出引脚，相互连接构成1位半加器， 如下图所示。
1位半加器原理图
将设计好的半加器原理图保存于已建的项目目录
F:\my_project\adder4下，文件名为half_adder.bdf。 在打开半加器原理图的情况下，选择菜单
②新建工程 ③设置不用的引脚 ④输入设计文件 ⑤全编译 ⑥指定芯片的管脚 ⑦全编译 ⑧仿真 ⑨ 下载 ⑩ 硬件测试
1、新建项目
QuartusII只对项目进行编译、综合、下载编程。创建项目中主要 完成以下步骤：
（1）生成一个新的项目文件； （2）将设计文件加入新项目； （3）指定项目所针对的目标器件； （4）指定第三方EDA软件。 注意：
添加文件
2、设置不用的引脚
选择菜单“Assignments”->“Settings”，如图所示
Node Finder窗口允许设计者查看存储在工程数据库中的任何节点名。 4.Messages窗口
Messages窗口提供了详细的编译报告、警告和错误信息。设计者可以 根据某个消息定位到Quartus II软件不同窗口中的一个节点。 5.Change Manager窗口
Change Manager窗口可以跟踪在Chip Editor中对设计文件进行的变 更消息。
6.Tcl Console窗口 Tcl Console窗口在图形用户界面中提供了一个可以输入Tcl命令或执行
Tcl脚本文件的控制台。
4.2 基于Quartus II软件进行EDA设计开发流程
①双击桌面上 Quartus II9.1 的图标，启动 Quartus II9.1 软件
在“Primitives”中，选择“logic”子库中的异或门（xor）和两输入 与门（and2），两个输入引脚和两个输出引脚，相互连接构成1位半加器， 如下图所示。
1位半加器原理图
将设计好的半加器原理图保存于已建的项目目录
F:\my_project\adder4下，文件名为half_adder.bdf。 在打开半加器原理图的情况下，选择菜单
②新建工程 ③设置不用的引脚 ④输入设计文件 ⑤全编译 ⑥指定芯片的管脚 ⑦全编译 ⑧仿真 ⑨ 下载 ⑩ 硬件测试
1、新建项目
QuartusII只对项目进行编译、综合、下载编程。创建项目中主要 完成以下步骤：
（1）生成一个新的项目文件； （2）将设计文件加入新项目； （3）指定项目所针对的目标器件； （4）指定第三方EDA软件。 注意：
添加文件
2、设置不用的引脚
选择菜单“Assignments”->“Settings”，如图所示
QuartusⅡ软件与第三方工具
高性能计算与并行
处理
为了满足高性能计算和并行处理 的需求，Quartus Ⅱ软件将采用 更先进的算法和并行处理技术， 提高设计效率。
应用领域拓展
自动驾驶
随着自动驾驶技术的快速发展，Quartus Ⅱ软件将加强在汽车 电子领域的应用，支持更多种类的汽车电子系统和传感器接口。
医疗电子
随着医疗技术的进步，Quartus Ⅱ软件将拓展在医疗电子 领域的应用，支持更多种类的医疗设备和传感器接口。
3
Cadence Conformal LEC：商业布局布线工具。
第三方工具的优势
提高设计效率
01
第三方工具提供了自动化和优化的功能，减少了手动
操作和重复劳动。
支持多种FPGA器件和HDL语言
02 第三方工具通常支持多种主流的FPGA器件和HDL语
言，提高了设计的可移植性。
增强设计验证
03
第三方工具提供了丰富的仿真和时序分析功能，有助
在设计过程中，应注重代码和设计的规范性和可读 性，以便于后期维护和修改。
对未来研究的建议
01
随着FPGA技术的不断发展，未来可以研究更加智能化的设计方 法和技术，提高设计效率和可靠性。
02
可以进一步研究FPGA与其他芯片的集成技术，实现更加高效的
系统级设计。
对于Quartus II软件和第三方工具的使用和研究，可以进一步探
智能化
随着人工智能和机器学习技术的不断发展， Quartus Ⅱ软件将逐步实现智能化，提供更 加智能化的设计和优化服务。
05
总结
主要内容回顾
Quartus II软件是Altera公司推出的FPGA开发软件，提供了完整的集成开发环境，支 持多种设计输入方式，包括原理图、HDL代码等。
集成开发平台QuartusⅡ操作基础
1、原理图输入法－建立设计工程
建立设计工程的方法图示：
新建工程第四页
新建工程第五页
3.3.1 输入设计文件（续4） 输入设计文件（续4
2、原理图输入法－输入设计文件
1）新建工程之后，便可以进行电路系统设计文件的输入。选择 file菜单中的New命令，弹出如图所示的新建设计文件类型选择窗口。 file菜单中的New命令，弹出如图所示的新建设计文件类型选择窗口。
3.2 QuartusⅡ软件的用户界面 QuartusⅡ
启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和 工程工作区等部分组成。
3.2 QuartusⅡ软件的用户界面（续1） QuartusⅡ软件的用户界面（续1
• 宏功能模块的配置和SignalTapⅡ逻辑分析仪的使 宏功能模块的配置和SignalTapⅡ
用方法。
3.1 QuartusⅡ软件的安装 QuartusⅡ
• 把QuartusⅡ7.2安装光盘放入计算机的光驱中，在自动出 QuartusⅡ7.2安装光盘放入计算机的光驱中，在自动出
现的光盘安装目录中选择安装QuartusⅡ软件和Megacore 现的光盘安装目录中选择安装QuartusⅡ软件和Megacore IP library两项，安装光盘将自动引导完成软件的安装； library两项，安装光盘将自动引导完成软件的安装；
• 编译状态显示窗口
此窗口主要显示模块综合、布局布线过程及时间。
• 信息显示窗口
该窗口主要显示模块综合、布局布线过程中的信息， 如编译中出现的警告、错误等，同时给出警告和错误的具 体原因。
建立设计工程的方法图示：
新建工程第四页
新建工程第五页
3.3.1 输入设计文件（续4） 输入设计文件（续4
2、原理图输入法－输入设计文件
1）新建工程之后，便可以进行电路系统设计文件的输入。选择 file菜单中的New命令，弹出如图所示的新建设计文件类型选择窗口。 file菜单中的New命令，弹出如图所示的新建设计文件类型选择窗口。
3.2 QuartusⅡ软件的用户界面 QuartusⅡ
启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、 工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和 工程工作区等部分组成。
3.2 QuartusⅡ软件的用户界面（续1） QuartusⅡ软件的用户界面（续1
• 宏功能模块的配置和SignalTapⅡ逻辑分析仪的使 宏功能模块的配置和SignalTapⅡ
用方法。
3.1 QuartusⅡ软件的安装 QuartusⅡ
• 把QuartusⅡ7.2安装光盘放入计算机的光驱中，在自动出 QuartusⅡ7.2安装光盘放入计算机的光驱中，在自动出
现的光盘安装目录中选择安装QuartusⅡ软件和Megacore 现的光盘安装目录中选择安装QuartusⅡ软件和Megacore IP library两项，安装光盘将自动引导完成软件的安装； library两项，安装光盘将自动引导完成软件的安装；
• 编译状态显示窗口
此窗口主要显示模块综合、布局布线过程及时间。
• 信息显示窗口
该窗口主要显示模块综合、布局布线过程中的信息， 如编译中出现的警告、错误等，同时给出警告和错误的具 体原因。
第3章_EDA开发工具----Quartus__II
工 作 区
编译及 综合的 进度栏
信息栏
• 快捷工具栏：提供设置（setting），编译 （compile）等快捷方式，方便用户使用，用户也可 以在菜单栏的下拉菜单找到相应的选项。 • 菜单栏：软件所有功能的控制选项都可以在其下拉菜 单中找到。 • 编译及综合的进度栏：编译和综合的时候该窗口可以 显示进度，当 显示100%是表示编译或者综合通过。 • 信息栏：编译或者综合整个过程的详细信息显示窗 口，包括编译通过信息和报错信息。
开始仿真）
由a，b 两个信号经过我们设计的模块产生的结果
观察波形，刚好符合我们的逻辑。功能仿真通过。
第八步：下载 点击 （Programmer），再点击Hardware Setup配置下载电缆,单击弹出窗口的 “Add Hardware”按钮，选择并口下载ByteBlasterMV or ByteBlasterMVⅡ，单击 “Close”按钮完成设置。CPLD器件生成的下载文件后缀名为.pof，点击下图所示方 框，选中下载文件，然后直接点击start按钮开始下载）
①双击
弹 出 右 边 的 对 话框
② 点 击 如 下 图 添 加 信 号
③点击产生 端口列表
4 接下来设置激励信号（单击
>选择
>Timing>Multiplied by 1）
设 置 开 始 与 结 束时间
设置信号周 期
：给选定信号赋原值的反值； ：输入任意固定的值； ：输入随机值
：给选定的信号赋值，X表示不定 态，0表示赋0，1表示赋1，Z表示高阻态，W表示弱信号，L表示低电 平，H表示高电平，DC表示不赋值。 ：设置时钟信号的波形参数，先选中需要赋值的信号，然后鼠 标右键点击此图标弹出Clock对话框，在此对话框中可以设置输 入时钟信号的起始时间（Start Time）、结束时间（End Time）、时钟脉冲周期（Period），相位偏置（Offset）以及占 空比。 ：给信号赋计数值 ，先选中需要赋值的信号，然后在Count Value对话框中进行相关赋值。
第2章 Altera Quartus II软件开发流程
2.7.1 建立编程文件
Assembler自动将 Fitter的器件、逻辑单元和引脚分配转换为器件的 编程镜像，其表现形式就是生成目标器件的一个或多个 Programmer Object Files(.pof)或SRAM Object Files(.sof)文件。可以 在包括 Assembler模块的Quartus II 软件中启动完整编译，也可以单 独运行 Assembler。
2.5.3 通过反标保留分配
通过反标器件资源分配可以保留上次编译的资源分配。可以在工 程中反标所有资源分配；还可以反标 LogicLock区域的大小和位置。
2.6 仿真
完成了设计输入以及成功综合、布局布线后，只能说明设计符合 一定的语法规范。但是否满足设计者要求的功能，是不能保证的， 还需要通过仿真流程对设计进行验证。仿真的目的就是在软件环 境下，验证电路的行为和设想中的行为是否一致。
2.4.2 使用其他 EDA 综合工具
使用其它EDA 综合工具也可以综合VHDL或Verilog HDL设计，生 成Quartus II 软件使用的 EDIF 网表文件或 VQM 文件。Altera提供 多种EDA综合工具使用的库。Altera还为多种工具提供NativeLink 支持。NativeLink技术有助于在 Quartus II 软件和其它 EDA工具之 间无缝传送信息，并允许您从Quartus II图形用户界面中自动运行 EDA工具。
2.5.1 设置Fitter选项
单击Assingments|Settings|Fitter Settings命令，弹出Fitter Settings窗 口，如图2.22所示
2.5.2 设置物理综合优化选项
Quartus II 软件通过设置可以执行物理综合，它是根据设计者选择 的优化目标而优化综合网表以达到提高速率或减少资源的目的。 物理综合优化是在编译流程的布局布线阶段发生的，是通过改变 底层布局以优化网表，主要是改善设计的工作频率性能。
第5章 QuartusⅡ集成开发软件初步
5.3.2 综合与仿真
8线-3线编码器时序仿真结果
5.3 用文本编辑方法设计编码器
5.3.3 生成符号文件和RTL阅读器
8线-3线编码器符号元件
8线-3线编码器RTL电路图
5.4 Modelsim软件应用
5.4.1 modelsim软件的使用方法
Modelsim主窗口界面
5.4 Modelsim软件应用
帮助安装其它硬件
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
选择要安装的硬件类型
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
选择设备驱动程序
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
5.1.2 QuartusⅡ软件开发流程
5.1 QuartusⅡ软件概述
5.1.2 QuartusⅡ软件特点
（1）渐进式设计实现设计周期的缩短。 （2）SOPC Builder系统级设计。 （3）MegaWizard插件管理器，迅速方便的集成多种IP内核。 （4）功耗分析工具，满足严格的功率要求。
搜索和安装选项
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
添加硬件向导
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
硬件列表选择
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
第五章 QuartusⅡ集成开发 软件初步
教学目标：通过本章学习，掌握在 QuartusⅡ集成开发环境下的开发流程和基 本应用；掌握使用原理图输入法和文本输入 法在QuartusⅡ软件实现基于可编程逻辑器 件的数字系统编辑、仿真和下载；掌握使用 modelsim软件进行HDL语言的仿真。
8线-3线编码器时序仿真结果
5.3 用文本编辑方法设计编码器
5.3.3 生成符号文件和RTL阅读器
8线-3线编码器符号元件
8线-3线编码器RTL电路图
5.4 Modelsim软件应用
5.4.1 modelsim软件的使用方法
Modelsim主窗口界面
5.4 Modelsim软件应用
帮助安装其它硬件
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
选择要安装的硬件类型
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
选择设备驱动程序
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
5.1.2 QuartusⅡ软件开发流程
5.1 QuartusⅡ软件概述
5.1.2 QuartusⅡ软件特点
（1）渐进式设计实现设计周期的缩短。 （2）SOPC Builder系统级设计。 （3）MegaWizard插件管理器，迅速方便的集成多种IP内核。 （4）功耗分析工具，满足严格的功率要求。
搜索和安装选项
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
添加硬件向导
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
硬件列表选择
5.2 原理图编辑方法
5.2.4半加器的编程下载--ByteBlaster Ⅱ下载电缆安装
第五章 QuartusⅡ集成开发 软件初步
教学目标：通过本章学习，掌握在 QuartusⅡ集成开发环境下的开发流程和基 本应用；掌握使用原理图输入法和文本输入 法在QuartusⅡ软件实现基于可编程逻辑器 件的数字系统编辑、仿真和下载；掌握使用 modelsim软件进行HDL语言的仿真。
第三章 QuarttusII集成开发工具(1)
阳小明
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6. 硬件测试 最后是将含有载入了设计的 FPGA或CPLD的硬件系统进行统一 测试，以便最终验证设计项目在 目标系统上的实际工作情况，以 排除错误，改进设计。
阳小明
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总结: 文本 设计输入 图形 综合
IOE IOE IOE IOE IOE IOE
网表文件
. . .
. . .
常用EDA工具
适配器(布局布线器)
FPGA厂商提供如： Altera 公司的 Quartus II
下载器(编程器)
集成 于QUARTUS II中
阳小明
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三 采用QuartusII软件的FPGA/CPLD设计流程 QuartusII
设计输入 原理图/ HDL文本编辑 硬件电路调试 分析、综合 逻辑综合器 FPGA/ CPLD适配
阳小明
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2. 综合 整个综合过程就是将设计者在EDA 平台上编辑输入的HDL文本、图形描述 ，依据给定的器件结构进行编译、优 化、转换和综合，最终获得门级电路 网表文件。 因此综合器工作前，必须给定最后 实现的硬件结构参数。
阳小明
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3. 适配 适配器的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使 之产生最终的下载文件。 适配完成后可以利用适配所产生的仿 真文件作精确的时序仿真。
消息窗
阳小明
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QuartusII的原理图编辑器
1放置元件 2连线 3定义信号
阳小明
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QuartusII的HDL文本编辑器
阳小明
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QuartusII的HDL波形辑器
1调入信号(in and out) 2画输入信号波形 3观察输出信号波形
Quartus2
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步骤2:新建工程项目 步骤2:新建工程项目 2:新建工程
（6）可设置第三方EDA工具。若没有，直接单击NEXT 。
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步骤2:新建工程项目 步骤2:新建工程项目 2:新建工程
步骤5:项目仿真 步骤5:项目仿真 5:
波形编辑窗口。“EDIT”菜单下End Time可设置仿真时间区 域，Grid Size可设该网格大小。
工具栏 信号栏 波形栏
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步骤5:项目仿真 步骤5:项目仿真 5:
End Time和Grid Size窗口。
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步骤3:建立图形文件 步骤3:建立图形文件 3:
(3)在模块编辑区的任何一个位置上双击鼠标。
模块编辑区
模块编辑8
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步骤3:建立图形文件 步骤3:建立图形文件 3:
(4) 弹出Symbol窗口。出现Libraries元件库目录。点击 + 出 现下图。
宏功能元件库 其他元件库 基本元件库
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步骤3:建立图形文件 步骤3
(5)调入元件74161、and2、not、input和output。 调入元件74161、and2 not、input和output。 74161
器件编程
集成开发平台QuartusII操作基础课件
分析结果解读
解读仿真波形
根据仿真的结果，可以解读出电路的输入输出信号、 时序关系等。
分析时序报告
根据时序报告，可以分析出电路的时钟周期、建立时 间和保持时间等关键参数。
优化设计
根据分析结果，可以对电路设计进行优化，提高电路 的性能和可靠性。
CHAPTER
06
常见问题与解决方案
软件安装问题
软件安装失败、无法启动等。
解决方案：确保操作系统版本与软件版本兼容，下载正确的安装包，并按照安装向导的步骤进行操作，注意关闭杀毒软件以 避免误报。
设计输入问题
无法导入设计文件、编译错误等。
解决方案：检查设计文件格式是否正确，确保使用正确的编译设置，并检查设计文件是否有语法错误 或遗漏。
综合与布局布线问题
综合失败、布局布线错误等。
访问Altera官网，下载与您的操 作系统和硬件环境相匹配的 Quartus II版本。
02
安装Quartus II
03
安装授权文件
运行下载的安装包，按照提示完 成软件的安装过程。
在安装过程中，您需要提供授权 文件（License File）以激活软 件。
配置环境变量
添加Altera安装路径
在系统环境变量中添加Altera软件的安装路径，以便在命令行或脚本中调用相关命令。
配置Path变量
将Altera的bin目录添加到系统的Path环境变量中，以便在命令行中直接运行Quartus II命令。
软件许可证激活
获取许可证文件
访问Altera官网，下载并获取 Quartus II许可证文件（License File）。
激活许可证
运行Quartus II软件，按照提示输 入许可证文件内容，完成软件的 激活过程。
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1995）和大多数Verilog-2001标准（IEEE13642001），还支持VHDL1987标准（IEEE标准10761987）和VHDL1993标准（IEEE标准1076-1993）。
3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择，如下图所示。
相同，下面便举例说明altpll的应用。
（1）输入altpll宏功能模块
选择芯片和设置参考时钟
锁相环控制信号设置
输入时钟设置
（2）编译和仿真
锁相环电路
功能仿真波形
3-7 用宏功能模块设计FIFO缓存器
用MegaWizard Plug-in Manager工具定制 FIFO模块
定制FIFO模块的数据宽度和深度
“More Settings…”中的设置
时序分析结果
3.4 基于宏功能模块的设计
3.4.1 Megafunctions Megafunction库是Altera提供的参数化模块库。 从功能上看，可以把Megafunction库中的元器件 分为： 算术运算模块（arithmetic） 逻辑门模块（gates） 储存模块（storage） IO模块（I/O）
第 3章
Quartus II集成开发工具
基于Quartus II原理图设计
1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘
元件输入对 话框
3. 将设计项目设置成可调用的元件
将所需元件全部调入原理图编辑窗并连接好
4. 设计全加器顶层文件
计数器74161设计举例
模10计数器
仿真结果
模10计数器仿真波形
习
3.1
题
3
基于Quartus II软件，用D触发器设计一个2
分频电路，并做波形仿真，在此基础上，设计一个4 分频和8分频电路，做波形仿真。 。 3.2基于Quartus Ⅱ软件，用74161设计一个模 99的计数器，个位和十位都采用8421BCD码的编
码方式设计，分别用置0和置1两种方法实现，完成
原理图设计输入、编译、仿真和下载整个过程。
习
题
3.3 基于Quartus II软件，用7490设计一个模71计 数器，个位和十位都采用8421BCD码的编码方式设计， 完成原理图设计输入、编译、仿真和下载整个过程。
3.4 基于Quartus II，用74283（4位二进制全加器） 设计实现一个8位全加器，并进行综合和仿真，查看综 合结果和仿真结果。 3.5 用 D 触 发 器 构 成 按 循 环 码 （ 000→001→011→111→101→100→000 ） 规 律 工作的六进制同步计数器。
3-6 用锁相环模块实现倍频和分频 实验要求：基于Quartus Ⅱ软件，用altpll锁 相环模块实现倍频和分频并仿真。
参数化锁相环宏模块altpll以输入时钟信号作为参考信
号实现锁相，从而输出若干个同步倍频或者分频的片内
时钟信号。与直接来自片外的时钟相比，片内时钟可以 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 间和保持时间，是系统稳定工作的保证。不同系列的芯 片对锁相环的支持程度不同，但是基本的参数设置大致
Settings对话框
2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目：
VHDL Input
Verilog HDL Input Default Parameters Synthesis Netlist Optimization
作为Quartus II的编译模块之一，Analysis & Synthesis包括Quaruts II Integrated Synthesis集 成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过程 的选项。支持Verilog-1995标准（IEEE标准1364-
定制FIFO模块的端口
设定速度优先还是面积优先
FIFO模块的功能仿真波形图（Quartus Ⅱ）
实验与设计
3-4 8位带符号乘法器 实验要求：基于Quartus Ⅱ软件，用宏功能模块 设计实现一个8位带符号乘法器并仿真。
lpm_mult
参数化乘法器lpm_mult宏功能模块的基本参数表
（1）调用lpm_mult
（2）lpm_mult参数设置
输入输出位宽设置
乘法器类型设置
（3）编译仿真
习
题
3.6 用74194、74273、D触发器等器件组成8 位串入并出的转换电路，要求在转换过程中数据不
变，只有当8位一组数据全部转换结束后，输出才
变化一次。 3.7 基于Quartus Ⅱ软件，用部分积右移方式设 计实现一个4位二进制乘法器，选择合适的模块， 画出电路连接图，并进行波形仿真。
习
2．逻辑门库（gates）
lpm_constant（参数化常量模块）应用举例
补码转换为幅度码的电路
lpm_constant参数设置
转换电路波形仿真
3.4.2 Maxplus2库
参数化锁相环宏模块altpll以输入时钟信号作为参考信
号实现锁相，从而输出若干个同步倍频或者分频的片内 时钟信号。与直接来自片外的时钟相比，片内时钟可以 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 间和保持时间，是系统稳定工作的保证。不同系列的芯
Fitter Settings选项页
more Fitter Settings选项页
在Compilation Report中查看适配结果
在Timing Closure Floorplan中查看适配结果
在Chip Editor中查看适配结果
3.3 Quartus II的时序分析
全程编译前时序条件设置界面
连接好的全加器原理图f_adder.bdf
5. 将设计项目设置成工程和时序仿真
f_adder.bdf工程设置窗
5. 将设计项目设置成工程和时序仿真
加入本工程所有文件
5. 将设计项目设置成工程和时序仿真
全加器工程f_adder的仿真波形
3.2 Quartus II的优化设置
1. Setting设置 在Quartus II软件菜单栏中选择 “Assignments”中的“Setting…”就可打开 一个设置控制对话框。可以使用Setting对话框 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。
片对锁相环的支持程度不同，但是基本的参数设置大致
相同，下面便举例说明altpll的应用。
（1）输入altpll宏功能模块
选择芯片和设置参考时钟
锁相环控制信号设置
输入时钟设置
（2）编译和仿真
锁相环电路
功能仿真波形
3.4.2 Maxplus2库
Maxplus2库主要由74系列数字集成电路组成，包括 时序电路宏模块和运算电路宏模块两大类，其中时序电 路宏模块包括触发器、锁存器、计数器、分频器、多路 复用器和移位寄存器，运算电路宏模块包括逻辑预算模 块、加法器、减法器、乘法器、绝对值运算器、数值比 较器、编译码器和奇偶校验器。 对于这些小规模的集成电路，在数字电路课程中有详细 的介绍。他们的调入方法和Megafunction库中的宏模 块是一样的，只是端口和参数无法设置。
8位有符号乘法器电路
功能仿真波形
3-5 模24方向可控计数器
实验要求：基于Quartus Ⅱ软件，用宏功
能模块设计实现一个模24方向可控计数器
并仿真。
模24方向可控计数器
计数器输出端口宽度和计数方向设置
计数器模和控制端口设置
更多控制端口设置
lpm_counter计数器功能仿真波形
模24方向可控计数器电路
1．算术运算模块库（arithmetic）
参数化除法器（lpm_divide）应用举例
生成文件类型和文件名设置
输入数据线宽度及类型设置
流水线、优化、余数表示方式设置
生成文件
8位有符号除法器电路
余数始终以正数形式表示的功能仿真波形
余数非始终以正数形式表示的功能仿真波形
题
3.8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模为60的加法计数器，进行编译和仿真，查看仿真结果。 3.9 采用Quartus II软件的宏功能模块lpm_rom，用查表 的方式设计一个实现两个8位无符号数加法的电路，并进行 编译和仿真。 3.10 先利用LPM_ROM设计4位×4位和8位×8位乘法器各 一个，然后用Verilog语言分别设计4位×4位和8位×8位乘 法器，比较两类乘法器的运行速度和资源耗用情况。 3.11 用数字锁相环实现分频，假定输入时钟频率为10MHz， 想要得到6MHz的时钟信号，试用altpll宏功能模块实现该电 路。