Quartus II集成开发工具

“More Settings…”中的设置
时序分析结果
3.4 基于宏功能模块的设计
3.4.1 Megafunctions Megafunction库是Altera提供的参数化模块库。 从功能上看，可以把Megafunction库中的元器件 分为： 算术运算模块（arithmetic） 逻辑门模块（gates） 储存模块（storage） IO模块（I/O）
Settings对话框
2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目：
VHDL Input
Verilog HDL Input Default Parameters Synthesis Netlist Optimization
作为Quartus II的编译模块之一，Analysis & Synthesis包括Quaruts II Integrated Synthesis集 成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过程 的选项。支持Verilog-1995标准（IEEE标准1364-
2．逻辑门库（gates）
lpm_constant（参数化常量模块）应用举例
补码转换为幅度码的电路
lpm_constant参数设置
转换电路波形仿真
3.4.2 Maxplus2库
参数化锁相环宏模块altpll以输入时钟信号作为参考信
号实现锁相，从而输出若干个同步倍频或者分频的片内 时钟信号。与直接来自片外的时钟相比，片内时钟可以 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 间和保持时间，是系统稳定工作的保证。不同系列的芯
3-6 用锁相环模块实现倍频和分频 实验要求：基于Quartus Ⅱ软件，用altpll锁 相环模块实现倍频和分频并仿真。
参数化锁相环宏模块altpll以输入时钟信号作为参考信
号实现锁相，从而输出若干个同步倍频或者分频的片内
时钟信号。与直接来自片外的时钟相比，片内时钟可以 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 间和保持时间，是系统稳定工作的保证。不同系列的芯 片对锁相环的支持程度不同，但是基本的参数设置大致
Fitter Settings选项页
more Fitter Settings选项页
在Compilation Report中查看适配结果
在Timing Closure Floorplan中查看适配结果
在Chip Editor中查看适配结果
3.3 Quartus II的时序分析
全程编译前时序条件设置界面
1．算术运算模块库（arithmetic）
参数化除法器（lpm_divide）应用举例
生成文件类型和文件名设置
输入数据线宽度及类型设置
流水线、优化、余数表示方式设置
生成文件
8位有符号除法器电路
余数始终以正数形式表示的功能仿真波形
余数非始终以正数形式表示的功能仿真波形
第 3章
Quartus II集成开发工具
基于Quartus II进行EDA设计开发的流程
3.1 Quartus II原理图设计
1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘
元件输入对 话框
3. 将设计项目设置成可调用的元件
将所需元件全部调入原理图编辑窗并连接好
4. 设计全加器顶层文件
码方式设计，分别用置0和置1两种方法实现，完成
原理图设计输入、编译、仿真和下载整个过程。
习
题
3.3 基于Quartus II软件，用7490设计一个模71计 数器，个位和十位都采用8421BCD码的编码方式设计， 完成原理图设计输入、编译、仿真和下载整个过程。
3.4 基于Quartus II，用74283（4位二进制全加器） 设计实现一个8位全加器，并进行综合和仿真，查看综 合结果和仿真结果。 3.5 用 D 触 发 器 构 成 按 循 环 码 （ 000→001→011→111→101→100→000 ） 规 律 工作的六进制同步计数器。
定制FIFO模块的端口
设定速度优先还是面积优先
FIFO模块的功能仿真波形图（Quartus Ⅱ）
1995）和大多数Verilog-2001标准（IEEE13642001），还支持VHDL1987标准（IEEE标准10761987）和VHDL1993标准（IEEE标准1076-1993）。
3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择，如下图所示。
相同，下面便举例说明altpll的应用。
（1）输入altpll宏功能模块
选择芯片和设置参考时钟
锁相环控制信号设置
输入时钟设置
（2）编译和仿真
锁相环电路
功能仿真波形
3-7 用宏功能模块设计FIFO缓存器
用MegaWizard Plug-in Manager工具定制 FIFO模块
定制FIFO模块的数据宽度和深度
8位有符号乘法器电路
功能仿真波形
3-5 模24方向可控计数器
实验要求：基于Quartus Ⅱ软件，用宏功
能模块设计实现一个模24方向可控计数器
并仿真。
模24方向可控计数器
计数器输出端口宽度和计数方向设置
计数器模和控制端口设置
更多控制端口设置
lpm_counter计数器功能仿真波形
模24方向可控计数器电路
题
3.8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模为60的加法计数器，进行编译和仿真，查看仿真结果。 3.9 采用Quartus II软件的宏功能模块lpm_rom，用查表 的方式设计一个实现两个8位无符号数加法的电路，并进行 编译和仿真。 3.10 先利用LPM_ROM设计4位×4位和8位×8位乘法器各 一个，然后用Verilog语言分别设计4位×4位和8位×8位乘 法器，比较两类乘法器的运行速度和资源耗用情况。 3.11 用数字锁相环实现分频，假定输入时钟频率为10MHz， 想要得到6MHz的时钟信号，试用altpll宏功能模块实现该电 路。
习
题
3.6 用74194、74273、D触发器等器件组成8 位串入并出的转换电路，要求在转换过程中数据不
变，只有当8位一组数据全部转换结束后，输出才
变化一次。 3.7 基于Quartus Ⅱ软件，用部分积右移方式设 计实现一个4位二进制乘法器，选择合适的模块， 画出电路连接图，并进行波形仿真。
习
实验与设计
3-4 8位带符号乘法器 实验要求：基于Quartus Ⅱ软件，用宏功能模块 设计实现一个8位带符号乘法器并仿真。
lpm_mult
参数化乘法器lpm_mult宏功能模块的基本参数表
（1）调用lpm_mult
（2）lpm_mult参数设置
输入输出位宽设置
乘法器类型设置
（3）编译仿真
连接好的全加器原理图f_adder.bdf
5. 将设计项目设置成工程和时序仿真
f_adder.bdf工程设置窗
5. 将设计项目设置成工程和时序仿真
加入本工程所有文件
5. 将设计项目设置成工程和时序仿真
全加器工程f_adder的仿真波形
3.2 Quartus II的优化设置
1. Setting设置 在Quartus II软件菜单栏中选择 “Assignments”中的“Setting…”就可打开 一个设置控制对话框。可以使用Setting对话框 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。
计数器74wk.baidu.com61设计举例
模10计数器
仿真结果
模10计数器仿真波形
习
3.1
题
3
基于Quartus II软件，用D触发器设计一个2
分频电路，并做波形仿真，在此基础上，设计一个4 分频和8分频电路，做波形仿真。 。 3.2基于Quartus Ⅱ软件，用74161设计一个模 99的计数器，个位和十位都采用8421BCD码的编
片对锁相环的支持程度不同，但是基本的参数设置大致
相同，下面便举例说明altpll的应用。
（1）输入altpll宏功能模块
选择芯片和设置参考时钟
锁相环控制信号设置
输入时钟设置
（2）编译和仿真
锁相环电路
功能仿真波形
3.4.2 Maxplus2库
Maxplus2库主要由74系列数字集成电路组成，包括 时序电路宏模块和运算电路宏模块两大类，其中时序电 路宏模块包括触发器、锁存器、计数器、分频器、多路 复用器和移位寄存器，运算电路宏模块包括逻辑预算模 块、加法器、减法器、乘法器、绝对值运算器、数值比 较器、编译码器和奇偶校验器。 对于这些小规模的集成电路，在数字电路课程中有详细 的介绍。他们的调入方法和Megafunction库中的宏模 块是一样的，只是端口和参数无法设置。