等离子体刻蚀..
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粒子 刻蚀速率由反应粒子通量决定
----- >反应粒子数量不足 解决方法： （2）微观负载效应 (micro-loading effect)
ARDE(Aspect Ratio Dependent Effect)效应 ?ARDE 与气压的关系
?ARDE 与气体种类的关系
可以分析得到造成 ARDE 的原因： （a） 中性粒子遮蔽 （b） 离子遮蔽
微机电 硅 高刻蚀速率 刻蚀形状
? 等离子体刻蚀中的各种效应、影响 （1）宏观负载效应（ macro-loading effect）
/s) (nm 率 速 蚀 刻
刻蚀面积（ cm 2）
原因： ?单位时间到达单位刻蚀面的反应粒子数量大于反应所需要的 粒子 刻蚀速率由刻蚀反应速度决定
刻蚀面积增加 ?单位时间到达单位刻蚀面的反应粒子数量小于反应所需要的
（ 2 ）反应气体在 侧壁沉积形成抗刻 蚀钝化层
C 4F 8
离解
C F x y
表面聚合
(C xF y ) n-----> 钝化层
等离子体刻蚀的特点、优点 （ 1） 污 染小，刻蚀残存物少 （ 2） 可 以实现各向异性刻蚀 （ 3） 工 艺兼容性好：刻蚀、沉积、掺杂
缺点： （ 1） 成 本高
（ 2） 机 理过程复杂，技术难度高 （ 3） 器 件损伤大
等离子体刻蚀
集成电路的发展 1958年： 第一个锗集成电路 1961年： 集成 8个元件 目前： 集成 20亿个元件 对比： 第一台计算机（ EN IAC ，1946）， 18000 只电子管 , 重达 30 吨, 占
地180 平方米 , 耗电 150 千瓦。 奔II 芯片： 7.5 百万个晶体管
集成电路发展的基本规律
2009 450
原因：提高效率，降低成本
微细化
1997 1999 2001 2003 2006 2009 2012
0.25 0.18 0.15 0.13 0.1 0.07 0.05
亚微米， 深亚微米
铜线工艺 多层互连 1997，6层----- > 2002， 9层 低损伤
? 刻蚀等离子体源的发展趋势 低气压 ---------- 大片化 高密度 --------- 高速率 ------> 大面积均匀 --脉冲 -----
鞘层
（ 4） 反应粒子在刻蚀槽孔内输运、
反应
例： CF4的分解、电离过程
刻蚀三个阶段 (1) 刻蚀物质的吸附、反应 (2) 挥发性产物的形成 ; (3) 产物的脱附 ,
氯等离子体刻蚀硅反应过程
Cl2 Cl+Cl Si（表面） 2Cl SiCl 2 SiCl 2 2Cl SiCl4（why）
CF4等离子体刻蚀 SiO2反应过程
等离子体刻蚀工艺流程 (a) 涂敷光胶掩膜，干化
(b) 光胶掩膜曝光
(c) 去除被曝光掩膜（显影）
(d) 等离子体刻蚀
plasma
(e) 去除光胶（灰化）
等离子体刻蚀过程、原理：
能量馈入
刻蚀反应粒子的产生、输运
（ 1）产生化学活性的带电粒子、中性自由基 （ 2）反应粒子输运 （ 3）带电粒子穿越鞘层加速
离子轰击作用 三种主要作用
（1）化学增强物理溅射 (Chemical en2hanced physical sputtering) 例如 , 含氟的等离子体在硅表面形成的 SiF x 基与元素 Si 相比 , 其键合能比较低 , 因而在离子轰击时具有较高 的溅射几率 ,
（2）晶格损伤诱导化学反应 (damage - induced chemical reaction) 离子轰击产生的晶格损伤使基片表面与气体物质的反 应速率增大
ECR,ICP, HELICON, SWP
? 各类材料 /结构刻蚀 微电子
硅---------- mono ， poly， doped , undoped 介质刻蚀 --- 氧化物刻蚀， 氮氧化物 金属刻蚀 ---- 铝，钨，钼 光胶掩膜 ---
光电子 II-VI, III-V 半导体材料，石英光波导 激光器腔面、光栅、镜面 （对于刻蚀表面的光滑度、形状控制要求较高）
（3）化学溅射 (chemical sputtering) 活性离子轰击引起一种化学反应 , 使其先形成弱束缚的 分子 , 然后从表面脱附。
其他作用 ? 加速反应物的脱附 ---> 提高刻蚀反应速度 ? 控制附加沉积物 ---> 提高刻蚀的各向异性
? 损伤 等离子体各向异性的实现
等离子体区
鞘层
（ 1 ）带电粒子通过 鞘层加速被准直
5
微米以上
缺点 : (a) 腐蚀性残液 -----> 降低器件稳定性、寿命
(b) 各向同性
(c) 耗水量大（ why）
(d) 环境污染
抗腐蚀掩膜
预腐蚀区域
实际腐 蚀区
随着特征尺寸的下降，湿法工艺不能满足要求，寻求新的工艺 ----> 等离子体干法刻蚀，在 1969引入半导体加工，在 70年代开始广泛应 用。
穆尔法则：硅集成电路单位面积上的晶体管数，每 一番，特征尺寸下降一半。
集成度随时间的增长：
18个月翻
特征长度随时间的下降：
集成电路制造与等离子体刻蚀
集成电路本质：微小晶体管， MOS场效应管的集成
微小晶体管， MOS场的制作：硅片上微结构制作 ---- 槽、孔
早期工艺：化学液体腐蚀 ---- 湿法工艺
CF4 ，C2F6， C3F8，C4F10 气体分子中 C的含量依次增加，刻蚀 过程中固体表面的 C量依次增多。刻蚀速率依次下降。 C量的增加对 SiO2，Si刻蚀速率的抑制作用不同。
------ > 线宽减小，粒子在微槽孔中输运效率降低
解决方法：降低气压， 提高离子流方向性（提高偏置电压）
（3）微结构电荷积累（ charge built-up）效应
?电荷积累损伤 ?
刻蚀面积（ cm 2） ?微区差分带电效应 ----Local notching
（ 4） 不 同刻蚀气体的影响 （ a）CF4 ， C2F6，C3F8， C4F10
Hale Waihona Puke Baidu
等离子体刻蚀技术 ? 刻蚀指标要求
片间、片内均匀性 ---各向异性 ----- 图形高保真 高刻蚀速率 ----
线宽损失 高选择比 ----低损伤
刻蚀速率比
? 刻蚀技术的趋势：
单片工艺
大片化
（为什么要大片化？）
1980 早期 100 to 150
1980
晚期 150 to 200
1990末期 200 to 300
----- >反应粒子数量不足 解决方法： （2）微观负载效应 (micro-loading effect)
ARDE(Aspect Ratio Dependent Effect)效应 ?ARDE 与气压的关系
?ARDE 与气体种类的关系
可以分析得到造成 ARDE 的原因： （a） 中性粒子遮蔽 （b） 离子遮蔽
微机电 硅 高刻蚀速率 刻蚀形状
? 等离子体刻蚀中的各种效应、影响 （1）宏观负载效应（ macro-loading effect）
/s) (nm 率 速 蚀 刻
刻蚀面积（ cm 2）
原因： ?单位时间到达单位刻蚀面的反应粒子数量大于反应所需要的 粒子 刻蚀速率由刻蚀反应速度决定
刻蚀面积增加 ?单位时间到达单位刻蚀面的反应粒子数量小于反应所需要的
（ 2 ）反应气体在 侧壁沉积形成抗刻 蚀钝化层
C 4F 8
离解
C F x y
表面聚合
(C xF y ) n-----> 钝化层
等离子体刻蚀的特点、优点 （ 1） 污 染小，刻蚀残存物少 （ 2） 可 以实现各向异性刻蚀 （ 3） 工 艺兼容性好：刻蚀、沉积、掺杂
缺点： （ 1） 成 本高
（ 2） 机 理过程复杂，技术难度高 （ 3） 器 件损伤大
等离子体刻蚀
集成电路的发展 1958年： 第一个锗集成电路 1961年： 集成 8个元件 目前： 集成 20亿个元件 对比： 第一台计算机（ EN IAC ，1946）， 18000 只电子管 , 重达 30 吨, 占
地180 平方米 , 耗电 150 千瓦。 奔II 芯片： 7.5 百万个晶体管
集成电路发展的基本规律
2009 450
原因：提高效率，降低成本
微细化
1997 1999 2001 2003 2006 2009 2012
0.25 0.18 0.15 0.13 0.1 0.07 0.05
亚微米， 深亚微米
铜线工艺 多层互连 1997，6层----- > 2002， 9层 低损伤
? 刻蚀等离子体源的发展趋势 低气压 ---------- 大片化 高密度 --------- 高速率 ------> 大面积均匀 --脉冲 -----
鞘层
（ 4） 反应粒子在刻蚀槽孔内输运、
反应
例： CF4的分解、电离过程
刻蚀三个阶段 (1) 刻蚀物质的吸附、反应 (2) 挥发性产物的形成 ; (3) 产物的脱附 ,
氯等离子体刻蚀硅反应过程
Cl2 Cl+Cl Si（表面） 2Cl SiCl 2 SiCl 2 2Cl SiCl4（why）
CF4等离子体刻蚀 SiO2反应过程
等离子体刻蚀工艺流程 (a) 涂敷光胶掩膜，干化
(b) 光胶掩膜曝光
(c) 去除被曝光掩膜（显影）
(d) 等离子体刻蚀
plasma
(e) 去除光胶（灰化）
等离子体刻蚀过程、原理：
能量馈入
刻蚀反应粒子的产生、输运
（ 1）产生化学活性的带电粒子、中性自由基 （ 2）反应粒子输运 （ 3）带电粒子穿越鞘层加速
离子轰击作用 三种主要作用
（1）化学增强物理溅射 (Chemical en2hanced physical sputtering) 例如 , 含氟的等离子体在硅表面形成的 SiF x 基与元素 Si 相比 , 其键合能比较低 , 因而在离子轰击时具有较高 的溅射几率 ,
（2）晶格损伤诱导化学反应 (damage - induced chemical reaction) 离子轰击产生的晶格损伤使基片表面与气体物质的反 应速率增大
ECR,ICP, HELICON, SWP
? 各类材料 /结构刻蚀 微电子
硅---------- mono ， poly， doped , undoped 介质刻蚀 --- 氧化物刻蚀， 氮氧化物 金属刻蚀 ---- 铝，钨，钼 光胶掩膜 ---
光电子 II-VI, III-V 半导体材料，石英光波导 激光器腔面、光栅、镜面 （对于刻蚀表面的光滑度、形状控制要求较高）
（3）化学溅射 (chemical sputtering) 活性离子轰击引起一种化学反应 , 使其先形成弱束缚的 分子 , 然后从表面脱附。
其他作用 ? 加速反应物的脱附 ---> 提高刻蚀反应速度 ? 控制附加沉积物 ---> 提高刻蚀的各向异性
? 损伤 等离子体各向异性的实现
等离子体区
鞘层
（ 1 ）带电粒子通过 鞘层加速被准直
5
微米以上
缺点 : (a) 腐蚀性残液 -----> 降低器件稳定性、寿命
(b) 各向同性
(c) 耗水量大（ why）
(d) 环境污染
抗腐蚀掩膜
预腐蚀区域
实际腐 蚀区
随着特征尺寸的下降，湿法工艺不能满足要求，寻求新的工艺 ----> 等离子体干法刻蚀，在 1969引入半导体加工，在 70年代开始广泛应 用。
穆尔法则：硅集成电路单位面积上的晶体管数，每 一番，特征尺寸下降一半。
集成度随时间的增长：
18个月翻
特征长度随时间的下降：
集成电路制造与等离子体刻蚀
集成电路本质：微小晶体管， MOS场效应管的集成
微小晶体管， MOS场的制作：硅片上微结构制作 ---- 槽、孔
早期工艺：化学液体腐蚀 ---- 湿法工艺
CF4 ，C2F6， C3F8，C4F10 气体分子中 C的含量依次增加，刻蚀 过程中固体表面的 C量依次增多。刻蚀速率依次下降。 C量的增加对 SiO2，Si刻蚀速率的抑制作用不同。
------ > 线宽减小，粒子在微槽孔中输运效率降低
解决方法：降低气压， 提高离子流方向性（提高偏置电压）
（3）微结构电荷积累（ charge built-up）效应
?电荷积累损伤 ?
刻蚀面积（ cm 2） ?微区差分带电效应 ----Local notching
（ 4） 不 同刻蚀气体的影响 （ a）CF4 ， C2F6，C3F8， C4F10
Hale Waihona Puke Baidu
等离子体刻蚀技术 ? 刻蚀指标要求
片间、片内均匀性 ---各向异性 ----- 图形高保真 高刻蚀速率 ----
线宽损失 高选择比 ----低损伤
刻蚀速率比
? 刻蚀技术的趋势：
单片工艺
大片化
（为什么要大片化？）
1980 早期 100 to 150
1980
晚期 150 to 200
1990末期 200 to 300