数字时钟设计与制作

数字时钟设计

学院：电气与电子工程学院

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数字时钟设计

一、 设计目的

数字电子技术的迅速发展，使各种类型集成电路在数字系统、控制系统、 信号处理等方面得到了广泛的应用。为了适应现代电子技术的迅速发展需要, 能够较好的面向数字化和专用集成电路的新时代数字电路综合设计与制作数 字钟，可以让我们了解数字时钟的原理。在实验原理的指导下，培养了分析和 设计电路的能力。并且学会检查和排

除故障，提高分析处理实验结果的能力。

二、 设计要求

1掌握各芯片的逻辑功能及使用方法

2、 数字时钟时的计时要求为24翻1分和秒的计时要求为60进制

3、 准确计时，以数字形式显示时、分、秒的时钟

4、 写出设计、实验总结报告。 三、 电路中主要元件及功能 1 芯片 74LS290

74LS29啲逻辑符号图如下:

.I I 丨

I

>CLK2 7 44-5290 IS1 «S2 IRI

74LS29啲主要功能如下:

置“0”功能：当S9(1).S9(2)=0,且R0⑴=R0(2)=1时，计时器置 “0 “，即 Q3 Q2 Q1 Q0=0000

置“ 9” 功能：当 S9(1)二S9(2) =1 且 R0(1).R0(2)=0 时，计时器置

CFO

CF1°

“9”，即Q3 Q2 Q1 Q0=1001

计数功能：当S9(1) .S9(2)=0,且R0(1).R0(2)=0时，输入计数脉冲

CP计数器开始计数。计数脉冲由CPC输入，从Q0输出时，则构成一位二进制计数

器；计数脉冲由CP1输入，Q3Q2Q输出时，则构成异步五进制计数器；若将Q0 和

CPU连，计数脉冲由CP0输入，输出为Q3Q2Q1 十进制计

则构成8421BC码异步数器；若将Q3和CP（相连，计数脉冲由CP1输入，从高

位到低位输出为Q0Q1Q2Q3,贝卩构成5421BC码异步十进制加法计数器。

2、芯片CD4511

CD451的逻辑符号图如下：

CD451 是一个用于驱动共阴极LED （数码管）显示器的BCD码一七段码译码器，特点是：具有BCD专换、消隐和锁存控制、七段译码及驱动功能的CMO电路能提供较大的拉电流，可直接驱动LED显示器。

3、芯片CD4060

CD406逻辑符号图如下：

U12 Q T30 询tie 05 GT Q4 vss

CD406（由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC 或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为

主从触发器。在CP1和CPO的下降沿计数器以二进制进行计数。在时钟脉冲线上使

用斯密特触发器对时钟上升和下降时间无限制。

4、LED-7

LED-7的逻辑符号图如下:

7段LED数码管是利用7个LED（发光二极管）外加一个小数点的LED组合而成的显示设备，可以显示0-9，10个数字和小数点。其半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极接在一起，而七个阴极则是独立的，对低电平有效。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的，对高电平有效。所以共阳极数码管需要输出低电平有效的译码器去驱动。共阴极数码管则需输出高电平有效的译码器去驱动。

5、芯片74LS74

74LS74勺逻辑符号图如下:

74LS7的含两个独立的D上升沿d触发器，每个触发器有数据输入端（D）、置位输入（SD）复位输入（RD ）、时钟输入（CP和数据输出（Q Q），低电平使输出预置或清除，而与其它输入端的电平无关。当SD、RD均无效（高电平）时, 符合建立时间要求的D数据在CP上升沿作用下传送到输出端。

四、数字时钟原理图

1数字时钟的构成

数字时钟是由脉冲发生器、计数器、译码器显示驱动电路和校时电路组成。振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位分计数器满60后向小时计数器进位小

时计数器按照“ 2翻1”规律计数。计数器的输出分别经译码器送显示器显示。由于计时会出现误差时则需加校时电路对时、分进行校准。其组成框图如下图：

n n IT 1?

时十位计数时个位计数分十位计数

校时控制电路

3276EHZ

晶体振荡器电路分頻器电路译码砸动

分亍位计数

谭码呃动

秒十位计数

译码茨动

秒■r

位计

校分控制电賂

1Hz

分频器电路

时亍位显示

2、数字时钟的工作原理

1）脉冲发生器

电路采用了32768HZ勺石英晶振经过CD4060十四级二分频后，在经过74LS74

2）时间计数器

计时器是一种计算输入脉冲的时序逻辑网络，被计数的输入信号就是时序网络

的时钟脉冲，它不仅可以计数而且还可以用来完成其他的特定逻辑功能，如测量、 定时控制、数字运算等。数字时钟的计数电路是用两个六十进制计数电路和24翻1 计数电路实现的。数字时钟的计数电路的设计可以用反馈归零法。当计数器正常计 数时，反馈门不起作用，只有当进位脉冲到来时，反馈信号将计数电路清零，实现 相应模的循环计数。

秒计数器是由双四位同步十进制加法计数器组成的六十进制计数器其功能表 如下

R CP

EH

功能

"1 Q D

O 土 =0

A

u 0 D

计毂 0

不支 o X

不養 n

不麦 o

1

不袁

根据功能表，当1脚cp 脉冲为0，2脚EN 下降时计数器做十进制加法计数， 当个位计数到9,即1001时时钟清零，同时向引脚10即十位计数器的EN 端送进 一个下降脉冲，使十位计数器进一，当秒计数到60时，向分计时器送出一个脉冲 信号，同时向秒计时器送清零信号，使秒计数清零。

分计时器的工作原理与秒计时器相同，其时钟脉冲来自于秒进位，其频率为 1/60Hz 时计时器的工作原理同秒计数器相似，但计时器单元应为24进制计数器, 其时钟脉冲来自于分进位，其频率为1/3600HZ 电路图如下:

3）译码显示驱动电路

译码显示电路的功能是将时、分、秒计数器输出的4位代码翻译并显示相应的 十进制数的状态，通常译码器和显示器是配套使用的

B&E16

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