6.1输入输出缓冲器

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6.1基本运算电路

1
t
(U
0.1m s
I
)dt
uO
(0.1ms)
5
(
t
0.1ms)
5
uo
(0.3
ms)
[
5 0.1ms
(0.3ms
0.1ms)ຫໍສະໝຸດ 5]V5V
正峰值未达运放的正饱和电压10V，所以仍正常线性积分．
例6.1.3 积分电路及输入波形如下，运放最大输出电压为10V， t =0 时电容电压为零，试画出输出电压波形。
二、变跨导模拟乘法器的基本工作原理
用压控电流源代替了差分放大电路中的恒流源。
二、变跨导模拟乘法器的基本工作原理
当 uY >> uBE3 时，iC3≈uY/RE
V1、V2管的跨导
gm
I E1 UT
iC3 2U T
uY
2REU T
uO
β
RC rbe
uX
gm RCuX
KuX uY
K RC
当rbIeC1、rbI'uCe Y2较有小限/时制g，m：必须为正且应较2R大EU。T
6.1.2 加减运算电路
一、求和运算电路
1. 反相求和运算电路
平衡电阻
R3 =R1 // R2 // RF
电路特点：输入信号均加至运放反相端
分析：
根据“虚短”“虚断”，可得
un up 0
if i1 + i2
故得
uo ui1 ui2 RF R1 R2
uo
RF
(
ui1 R1
ui2 R2
)
优点：调节方便。
特点：1. 信号加至反相端，反相放大或缩小电压信号。
2. un up 0，运放输入端虚地。 uic 0 ，故对 KCMR 的要求低。这两点也是所有反相运算电路的特点。

微机第6章并行通信和串行通信

(2)同步传送：5~8位/字符，内部或外部同步可自动插人同步字符
(3)异步传送：5~8位/字符，时钟速率为通信波特率的1、16或64倍
(4)可自动产生、检测和处理终止字符，可产生1、1.5或2位的停止位
(5)波特率在同步方式时为0～64Kbps，异步方式时为0～19.2Kbps
(6)全双工、双缓冲器发送器和接收器
3. 信号传输方式（续）
常用的调制方式有三种：调幅、调频和调相，分别如下图所示。
4. 调制解调器
• 调制（Modulating）
– 把数字信号转换为电话线路传送的模拟信号
• 解调（Demodulating）
– 将电话线路的模拟信号转换为数字信号
• 调制解调器MODEM
– 具有调制和解调功能的器件合制在一个装置
与并行相比串行通信的特点
将数据分解成二进制位用一条信号线，既传送数据信息，又传送控制信息
要求数据格式固定，分为异步和同步数据格式
串行通信中对信号的逻辑定义与TTL不兼容，需进行逻辑关系和逻辑电平转换
串行传送信息的速率需要控制，要求双方约定通信传输的波特率
6.4 可编程并行通信接口芯片8255A
3．端口C的使用较特殊，除工作在方式0作为数据端口之外，当工作在方式1和方式2时，它的大部分引脚被用作联络信号，端口C还可以进行按位置位 /复位操作
二．8255A的编程结构
8255A由以下几部分组成：见图 1．三个数据端口A，B，C 这三个端口均可看作是I/O 口，但它们的结构和功能也稍有不同。 A口：是一个独立的8位I/O 口，它的内部有对数据
字符速率与波特率两者关系
字符速率：每秒钟传输的字符数。波特率：指单位时间内传送二进制数据的位数。单位为：b/s

IO接口与总线

? 不同的寄存器有不同的端口地址，即用地址访问 ? 端口由一个或多个寄存器组成 ? 接口由若干个端口加上相应的控制逻辑组成
2 I/O端口的寻址方式
? CPU 对外设访问实质上是对 IO 接口中的端口进行访问。为了区分接口电路的各个端口，系统为它们各自分配了一个地址，称为 I/O 端口地址，通过译码电路访问。
接口电路的结构
实现对CPU 数据总线速度和驱动能力的匹配
DB 总线驱动
主 AB
地址译码
机 CB 控制逻辑
数据缓冲器
状态寄存器
控制寄存器
数据信息
外状态信息设
控制信息
接CPU 一侧接外设一侧
接口
端口
实现各寄存器端口
实现接口电路中的各寄存器端口的
Байду номын сангаас
寻址操作
读/写操作和时序控制
I/O端口
? 传送这三种信息的接口电路中的寄存器称为数据端口、状态端口和控制（命令）端口
? 接口特点
? CPU的DB→I/O 接口(输出锁存器)→外设（CPU驱动LED） ? CPU的DB←I/O 接口(输入缓冲器)←外设（CPU读按键信
息）
无条件程序控制方式（二）
DB
AB M/IO RD WR
端口译码
器
数据输入
缓冲器端
/G
口
数据输出
锁存器端
G
口
输入数据输出数据
无条件程序控制方式（三）
………….. 处理K1 的程序
JMP
EXIT
………………….
程序查询输入方式 ( 条件传送方式 )
? 三种数据传送方式： ? 程序控制方式：无条件程序控制和程序查询 ? 中断控制方式 ? 直接存储器存取方式，DMA 方式

可编程ASIC IO单元互连设计软件

图6.8 电源眺变。(a)下拉器件 M1切换时使得 GND 网 (Vss 值)有跳变;
12
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6.2
AC输出
t
图6.8 (b)电源跳变取决于输出压摆率;
当M1吸入电流而将OUT1拉低[见图6.8(b)中的VO1]时，相当大的电流 IOL可能流过电阻Rs和电感Ls。它们是在芯片上的GND网和芯片外的地连接之间。改变Vss值，Rs和Ls上的压降在GND网上产生一个尖峰(或瞬变) ，而导致所谓的电源跳变问题。图中Vss跳变的最大值是VOLP 。
27
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6.4
由实验发现颠倒概率p为:
AC输入
(一秒钟内的每个数据事件和每个时钟沿，其单位用Hz-1 • Hz-1•S-1表示)其中tr是采样器(触发器或锁存器)分辨采样器的输出所需的时间;T0和τc是采样器电路设计的常数。让我们看一看这个问题有多严重。如果tr= 5ns,τc=O.1ns,T0=0.1s ，则颠倒的概率为: 这个值非常小，但数据和时钟可能以几MHz运行，因此致使采样器有许多颠倒的机会。
28
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6.5
一、时钟输入
时钟输入和电源输入
当将时钟信号引人芯片时，我们需要调整逻辑电平(时钟信号通常由高电流输出能力的TTL驱动器驱动)，然后在整个芯片上分布所需要的时钟信号。FPGA一般提供专门的时钟缓冲器和时钟网络。我们需将时钟延迟(或等待时间)减小到最小，还需将时钟偏移减小到最小。有些FPGA提供能用做电路部分的触发器或锁存器(带寄存器的)。在这两种情况中，输入建立时间都是重要参数。与触发器时钟信号有关的建立时间，或与时钟输入焊盘时钟信号有关的建立时间是可以测量的，这两个参数之间的区别是时钟延迟。

第六章输入输出接口基础(CPU与外设之间的数据传输)

§6.1 接口的基本概念
3、什么是微机接口技术？
处理微机系统与外设间联系的技术注意其软硬结合的特点根据应用系统的需要，使用和构造相应的接口电路，编制配套的接口程序，支持和连接有关的设备
§6.1 接口的基本概念
4、接口的功能
⑴对I/O端口进行寻址，对送来的片选信号进行识别；
(2)根据读/写信号决定当前进行的是输入操作还是输出操作，对输入输出数据进行缓冲和锁存输出接口有锁存环节；输入接口有缓冲环节实际的电路常见：输出锁存缓冲环节、输入锁存缓冲环节
对接口内部寄存器的寻址。
P279
§6.2 CPU与外设之间数据的传送方式
CPU与外设之间传输数据的控制方式通常有三种：程序方式:
• 无条件传送方式和有条件传送方式
中断方式 DMA方式
§6.2 CPU与外设之间数据的传送方式
一、程序方式指用输入/输出指令，来控制信息传输
的方式，是一种软件控制方式，根据程序控制的方法不同，又可以分为无条件传送方式和条件传送方式。
输入数据寄存器：保存外设给CPU的数据输出数据寄存器：保存CPU给外设的数据
⑵ 状态寄存器
保存外设或接口电路的状态
⑶ 控制寄存器
保存CPU给外设或接口电路的命令
§6.1 接口的基本概念
接口电路的外部特性主要体现在引脚上，分成两侧信号面向CPU一侧的信号：
用于与CPU连接主要是数据、地址和控制信号
程序不易阅读（不易分清访存和访问外设）
00000
I/O 部分
§6.1 接口的基本概念
独立编址方式
FFFFF
优点：
I/O端口的地址空间独立
内存空间
控制和地址译码电路相对简单 FFFF I/O

微机原理与接口技术输入输出接口技术

Annual Work Summary Report
2021
2023
本章重点
O1
I/O接口的基本概念
O2
输入输出IN/OUT指令
O3
程序查询输入输出方式
O4
中断输入输出方式
O5
DMA输入输出方式
O6
I/O端口地址分配
6.1 接口技术基本概念
计算机系统的I/O接口
为什么输入输出设备不能像存储器一样直接连在总线上？
4
无条件方式 CPU认为外设的输入数据始终有效，随时可以输入；或外设的状态始终就绪，随时可以输出。
程序查询方式
CPU 和 I/O 串行工作
踏步等待
从I/O接口中读一个字到CPU
从CPU向主存写入一个字
CPU向I/O发读指令
CPU读I/O状态
检查状态
Байду номын сангаас
完成否
未准备就绪
现行程序
问题的关键在于：输入时究竟什么时候输入设备数据成为就绪? 输出时什么时候输出设备的状态才成为就绪。很显然由于输入输出设备本身的速度差异很大，对于不同速度的外围设备，需要有不同的定时方式。
CPU与外围设备的定时有三种情况：
CPU和这类设备的数据交换不需要定时，CPU认为它们始终处于就绪状态，例如：机械开关，CPU认为输入设备的数据一定就绪，因为只要根据开关的闭/合就可以输入0/1信号；例如:显示二极管，CPU认为输出设备的状态一定就绪，因为只要CPU输出0/1信号，显示二级就可以灭/亮。
I/O接口的作用相当与一个转换器,它可以保证外围设备用计算机所要求的形式发送或接受信息。
I/O接口的功能
进行译码选址——在具有多台外设的系统中，外设接口必须能够进行地址译码，确定本设备是否被选中转换信息格式——接口电路完成串／并转换、并／串转换协调定时差异——为了缓解主机与外设之间的速度差异，对传输的数据或地址加以缓冲或锁存提供联络信号——接口电路向主机提供外部设备“就绪”、“忙”，数据缓冲器“满”、“空”等状态信号中断管理功能——接口电路有产生并管理中断请求和DMA请求的能力，以满足实时系统以及大批量数据传送的能力可编程——对一些通用的接口电路，应该具有通过软件编程控制外设工作方式的能力错误检测功能——对通信过程中的传输错误或者溢出错误能够进行实时检测

微型计算机原理与接口技术(何宏)章 (6)

第6章输入/输出接口技术
2．端口编址方式既然端口可被微处理器访问，如同存储单元，那么每个端口也存在着编址的方式问题。在当今流行的各类微机中，对I/O接口的端口编址有两种办法，即端口统一编址和端口独立编址。用 Motorola公司的微处理器，如6800、68000系列构成的微型机采用前一种方法；而用Zilog和Intel 公司的微处理器，如Z-80、Z800、8086/8088、80286、80386、80486、Pentium等系列构成的微型机都采用后一种方法。
期(WR为低电平时)呈现在数据总线上，这样短的时间用于向低速外围设备传送是不可能的，因此，要在接口电路中设置数据锁存器，将CPU输出的信息先放在锁存器中锁存，再由外设进行处理，以解决双方的速度匹配问题。
第6章输入/输出接口技术
2．缓冲隔离功能 CPU与外设的信息交换是通过CPU的数据总线完成的，系统不允许外设长期占用数据总线，而仅允许被选中的设备在读周期(或写周期)占用数据总线。通过接口电路，就可以实现外围设备信息在CPU允许期内传递到CPU数据总线上，其他时间对CPU总线呈高阻状态，这样，设备之间可互不干扰。一般在接口电路中设置输入三态缓冲器满足上述要求。 3．转换功能通过接口电路，可以实现模拟量与数字量之间的转换。若外设电平幅度不符合CPU要求，则通过接口电路进行电平匹配，也可以实现串行数据与并行数据的转换。
息、状态信息和控制信息3种类型。 1．数据信息 CPU和外围设备交换的基本信息就是数据，数据通常为8位或
16位。数据信息大致分为以下3种类型。 (1) 数字量。数字量是指由键盘、磁盘、扫描仪等输入设备
读入的信息，或者主机发送给打印机、磁盘、显示器、绘图仪等输出设备的信息，它们是二进制形式的数据或是以ASCII码表示的数据及字符，通常为8位。

IO接口

第六章
6.1 6.2 6.3 6.4
基本输入/输出接口
I/O接口的功能 I/O端口及其寻址方式 CPU与外设间的数据传送方式简单的输入输出接口芯片
6.1 I/O接口的功能
计算机所处理的信息均要由输入设备提供，而处理后的信息则要通过输出设备以各种形式提供给用户。这些输入输出设备统称为计算机的外部设备，或称为外设或I/O设备。把计算机与外部设备间交换数据、状态和控制命令的过程称为通信。外部设备种类繁多，它们对其所传输的信息的要求也各不相同，因此外设和计算机之间的信息交换存在一些问题。
6.1 I/O接口的功能
2）接口的功能接口电路的主要功能是解决CPU与外设之间的不匹配，它在处理总线和外设之间一般具有以下基本功能：（1）设置数据缓冲器以解决两者速度差异所带来的不协调问题；
输入：输入设备数据线三态缓冲器 DB CPU
寻址等待数据输入等待输入的数据输入缓冲器读入数据输入缓冲器 DB CPU
例：设状态口的地址为PORT_SI,输入数据口的地址为PORT_IN,传送数据的总字节数为COUNT_1,则查询式输入数据的程序段为：
MOV BX，0 MOV CX，COUNT_1 RDS1：IN AL，PORT_SI TEST AL，01H ;检查数据是否准备好？ JZ RDS1 IN AL，PORT_IN ;准备好 MOV [BX]，AL INC BX LOOP RDS1
6.1 I/O接口的功能
（2）设置信号电平转换电路以解决两者之间信号电平的不一致问题，例如：在串行通信中，常采用 MAX232等芯片实现电平转换。
（3）设置信息转换逻辑以满足对各自信号格式的要求。例如：A/D转换，D/A转换，串/并转换，并/串转换等。

第3章PLD原理

址码的存储内容列于表6―1中。
表6―1 图6―14ROM中的数据表
早期ROM的存储元件是二极管,其速度太慢,现在ROM的存储元件改为MOS管，或双极型三极管以提高速度。无论是什么结构的ROM,都是通过设置或不设置存储元件来表示存入的数据是1还是0。
CLK O L MC OE
图6―10 基本GAL结构
5.现场可编程门阵列
现场可编程门阵列（Field Programmable Gate Array,简称FPGA）也称可编程门阵列（Programmable Gate Array,简称PGA）,是近几十年加入到用户可编程技术行列中的器件。
它是超大规模集成电路（VLSI）技术发展的产物,它弥补了早期可编程逻辑器件利用率随器件规模的扩大而下降的不足。FPGA器件集成度高,引脚数多,使用灵活。FPGA
GAL器件的基本结构如图6―10所示。它与 PAL器件相比,在结构上的显著特点是输出采用了宏单元（OLMC）。也就是说，PAL器件的可编程 “与”阵列是送到一个固定的“或”阵列上输出的, 而GAL器件的可编程“与”阵列则是送到OLMC上输出的。通过对OLMC单元的编程,器件能满足更多的逻辑电路要求,从而使它比PAL器件具有更多的功能,设计也更为灵活。
I/ O块
逻辑块内部连线
图6―11 FPGA基本结构
由布线分隔的可编程逻辑块（或宏单元）（Configurable Logic Block,简称CLB）、可编程输入/输出块（Input/Output Block，简称IOB）和布线通道中可编程内部连线（Programmable Interconnect,简称PI）构成,其基本结构如图6―11 所示。PLD与FPGA之间的主要差别是PLD通过修改具有固定内部连线的电路的逻辑功能来进行编程, 而FPGA可以通过修改CLB或IOB的功能来编程,也可以通过修改连接CLB的一根或多根内部连线的布线来编程。对于快速周转的样机,这些特性使得 FPGA成为首选器件,而且FPGA比PLD更适合于实现多级的逻辑功能。

第六章IO接口与总线

外设的速度与CPU相比要慢好几个数量级，且不同外设之间的速度也相差很大，为了保证数据传输的可靠性，CPU一定要等外设准备就绪之后才能执行输入/ 输出操作，而外设就绪的时刻对CPU而言是随机的，因此需要同步。
三种数据传送方式：程序控制方式：无条件程序控制和程序查询中断控制方式直接存储器存取方式，DMA方式
第六章 I/O接口和总线
6.1 I/O接口概述ຫໍສະໝຸດ 一、 I/O接口的功能二、简单的输入输出接口芯片三、I/O端口及其寻址方式四、CPU与外设间的数据传送方式
6.2 总线
回顾：
CPU
控制器
运算器寄存器
DB AB
CB
存储器 00000H
~ FFFFFH
I/O接口 0000H
~ FFFFH
I/O外设
接口电路的结构
实现对CPU数据总线速度和驱动能力的匹配
DB 总线驱动
主 AB 地址译码
机 CB 控制逻辑
数据缓冲器
状态寄存器
控制寄存器
数据信息
外状态信息设
控制信息
接CPU一侧接外设一侧
接口
端口
实现各寄存器端口
实现接口电路中的各寄存器端口的
寻址操作
读/写操作和时序控制
I/O端口
传送这三种信息的接口电路中的寄存器称为数据端口、状态端口和控制（命令）端口
存储器映像方式 I/O独立编址方式
两种编址方式比较（一）
内存空间
分别是分离编址？还统
一编址？
I/O 空间
内
存
I/O
空
空
间
间
（1）存储器映像编址
指I/O端口与存储器共享一个寻址空间，又称为统一编址。在这种系统中，CPU可以用同样的指令对I/O端口和存储器单元的进行访问。

计算机组成原理实验2

算术逻辑ALU是由两片74181(U17、U18)构成，它是运算器的核心。它可以对两个8位二进制数进行多种算术或逻辑运算，具体由74181的功能控制条件M，S3，S2，S1，S0决定。两个参加运算的数分别来自ACT和TMP(或Ri)，运算结果可以直接送到累加器A或经BUFFER送到累加器A，以便进行移位操作或参加下次运算。
表6-1 累加器A使用法
图6-2是累加器A判零线路
图6-2 累加器A判零线路
此线路利用内存模块中的与门7411(U21) 对或非门7427(U22)的三个输出组合，产生 ZD信号。ZD为1表示累加器A当前的内容为零。当ZC电平正跳时ZD状态被存人触发器 7474(U19)，信号Z是它的输出。
图6-3是进位发生线路
计算机提供了一系列功能模块，这里逐一介绍它们的组成和使用。
6.2 运算器模块
运算器模块(ALU)主要由累加器A(74198)运算器 ALU(74181x2)、累加器暂存器ACT(74377)、暂存器TMP(74373)、输出缓冲器BUFFER(74245)，以及进位产生线路、累加器判零线路等构成。
运算器模块上的开关KA、KB、KC以及寄存器堆模块上的开关KR的不同组合，决定了实验计算机的运算器结构。
从理论上讲， KA、KB、KC和KR可有16种不同组合，但有实际逻辑意义的组合为以下几种(L表示置左、R表示置右): (1).KA、KB、KC 、KR置为R、L、L、R，这种组合的运算器结构如图6-5(a)。如果不使用寄存器堆，则它简化为如图6-5(e)。
IR2(U10)是三态输出的8位寄存器。当它的接数控制脉冲端CL出现电平正跳变时接数，当它的输出控制OI为低电平输出，OI为高电平时IR2输出呈高阻。

微型计算机原理第六章存储器

3、存储器带宽单位时间里存储器所存取的信息量，位/秒
4、功耗
半导体存储器的功耗包括“维持功耗”和“操作功耗”。与计算机的电源容量和机箱内的散热有直接的联系保证速度的情况下，减小功耗
5、可靠性可靠性一般是指存储器（焊接、插件板的接触、存储器模块的复杂性）抗外界电磁场、温度等因变化干扰的能力。在出厂时经过全
28系列的E2PROM
① +5V供电，维持电流60mA，最大工作电流160mA ② 读出时间250ns ③ 28引脚 DIP封装 ④ 页写入与查询的做法：当用户启动写入后，应以（3至20）微秒/B的速度，连续向有关地址写入16个字节的数据，其中，页内字节由A3至A0确定，页地址由A12至A4确定，整个芯片有512个页，页加载如果芯片在规定的20微秒的窗口时间内，用户不再进行写入，则芯片将会自动把页缓冲器内的数据转存到指定的存储单元，这个过程称为页存储，在页存储期间芯片将不再接收外部数据。CPU可以通过读出最后一个字节来查询写入是否完成，若读出数据的最高位与写入前相反，说明写入还没完成，否则，写入已经完成。
3）R/W（Read/Write）读/写控制引线端。
4）WE写开放引线端，低电平有效时，数据总线上的数据被写入被寻址的单元。 4、三态双向缓冲器使组成半导体RAM的各个存储芯片很方便地与系统数据总线相
连接。
6.2.2 静态RAM
1、静态基本存储单元电路
基本单元电路多为静态存储器半导体双稳态触发器结构， NMOS\COMS\TTL\ECL等制造工艺而成。 NMOS工艺制作的静态RAM具有集成度高、功耗价格便宜等优点，
6.2.4
RAM存储容量的扩展方法
1、位扩展方式：16Kx1扩充为16Kx8

第6章输入／输出

⑵ 输出指令长格式 OUT PORT, AL ; (PORT) <- (AL) OUT PORT, AX ; (PORT + 1,PORT)<- (AX) 短格式 MOV DX,PORT OUT DX, AL ; (DX) <- (AL) OUT DX, AX ; ((DX) + 1,DX) <- (AX)
直接地址译码
例如 IBM PC系统板上的接口地址译码就是采系统板上的接口地址译码就是采用此种译码寻址方式总共10位地址线总共位地址线 A4不参加译码译码器控制端位A 译码器控制端位 5—A9和AEN A0—A3为片内译码地址 I/O端口地址分配表见端口地址分配表见P148表6-1 端口地址分配表见表
端口的意义
接口内部通常设置有若干个寄存器，用来暂存接口内部通常设置有若干个寄存器，用来暂存CPU和和外设之间传输的数据、状态和控制信息，外设之间传输的数据、状态和控制信息，这些寄存器被称为端口端口根据寄存器内暂存的信息可分为：端口根据寄存器内暂存的信息可分为： ◆数据端口、控制端口和状态端口数据端口、 ◆数据的输入／输出：CPU对数据端口进行一次读或数据的输入／输出：对数据端口进行一次读或写操作 ◆控制信息的输出：CPU把若干位代码写入控制端口控制信息的输出：把若干位代码写入控制端口 ◆状态信息的获取：CPU对状态端口进行一次读操作状态信息的获取：对状态端口进行一次读操作
6.2.2 输入输出指令
1. 输入输出指令 I/O端口与端口与CPU之间的通信由累加器通过和之间的通信由累加器通过IN和端口与之间的通信由累加器通过 OUT指令来完成指令来完成端口最多有65536个(64K)，即0000H～FFFFH 个端口最多有，～端口号<256(一个字节采用长格式，端口一个字节),采用长格式，端口号一个字节采用长格式地址可以直接在指令中给定端口号>=256,采用短格式，端口号先放到采用短格式，端口号采用短格式 DX 寄存器中，再用指令传送信息寄存器中，

微机原理第6章输入和输出

14
⒈无条件传送的输入方式
数据三来自外设态缓冲器 8 数据总线DB 数据总线地址译码器地址总线
当执行：当执行： IN AL , n
IO/M RD 图6-2 无条件传送的输入方式
15
⒉无条件传送的输出方式
74LS273 锁存器到外设 CLK n IO/M WR 无条件传送的输出方式 8 数据总线DB 数据总线地址译码器地址总线
第6章输入和输出
6.1 概述 6.2 输入和输出的寻址方式 6.3 CPU与I/O之间的接口信号与之间的接口信号 6.4 CPU与外设之间数据的传送方式与外设之间数据的传送方式
1
6.1 概述
输入和输出设备是计算机系统的重要输入和输出设备是计算机系统的重要组成部分。组成部分。
程序原始数据信息
25
1. 查询输入方式
数据口 • o 输数据入 > 装 +5V • oR
D 数据 M / IO
o
o o
CS
RD 地址译码
A7~ A0
数据端口
去DB 状态信息
Q
状态端口地址译码
Ready(D4) o 状态口 o CS o o
选通信号
›
M / IO
RD
图6-5 查询式输入接口电路
26
当输入装置数据准备好① 当输入装置数据准备好①发出一个选通信一面把数据锁存起来,一面送号,一面把数据锁存起来一面送触发器的一面把数据锁存起来一面送D触发器的 CLK端,将D=1打入端,使Q=1；②CPU读入状打入Q端使端将打入；读入状态信息READY(D4) ；③当READY=1,输入数据；输入数据；态信息输入数据读入数据同时,将状态信号清零将状态信号清零。 ④读入数据同时将状态信号清零。程序段如下：程序段如下：

可编程并行接口-8255A

8255A芯片采用NMOS工艺制造，40个引脚的双列直插封装如图6.2所示。40 条引脚可分为与CPU连接和与外设连接的引脚。
与外设相连的信号线
PA7～PA0、PB7～PB0、PC7～PC0：三态、双向，输入/输出由工作方式决定，可直接与外设相连。
与CPU连接的信号线
D7～D0：双向、三态数据线，与CPU系统数据总线相连。 A1、A0：端口地址选择信号，用来指明哪一个端口被选中。8255A有A、B、
端口A 1 —输入 0 —输出
端口C （PC7~PC4）
1 —输入 0 —输出
D6
D5
D4
D3
D2
D1
D0
B组端口C （PC3~PC0） 1 —输入 0 —输出
端口B 1 —输入 0 —输出
B组方式选择 0 —方式0 1 —方式1
13
§1.3 8255A的控制字
D7：特征位（标志位）。 D6、D5：A组方式选择。00—方式0；01—方式1；10和11为方式2。 D4：A口的输入/输出选择。0为输出，1为输入。 D3：C口（高4位）输入/输出选择。0为输出，1位输入。 D2：B组方式选择。0为方式0，1为方式1。 D1：B口的输入/输出方式选择。0为输出，1为输入。 D0：C口（低4位）的输入/输出选择。0为输出，1为输入。从中可看出，A口可工作在任一工作方式中，B口只能工作在方式0、方式1中。
A口：包含一个8位数据输出锁存器/缓冲器和一个8位数据
输入锁存器，因此A口无论作为输入口或输出口，其数据均能受到锁存。
B口：包含一个8位数据输出锁存/缓冲器和一个8位数据输
入缓冲器。
C口：包含一个8位数据输出锁存/缓冲器，一个8位数据输
入缓冲器（输入无锁存）。

微机原理与接口技术第6章_IO接口和总线

在微型计算机系统中，CPU通过接口和外设交换数据时，只有输入（IN）和输出（OUT）两种指令，所以只能把状态信息和命令信息当作数据来传送，并且将状态信息作为输入数据，控制信息作为输出数据，于是三种信息都可以通过数据总线来传送了。这三种信息被送入三种不同端口的寄存器，因而能实施不同的功能。
6.1、 I/O接口
查询式输入代码片段
6.1、 I/O接口
查询式输出
6.1、 I/O接口
查询式输出时，状态寄存器的状态指示输出设备是否空闲。
外设
数据线
状态线
6.1、 I/O接口
查询式输出工作过程
当输出设备将数据输出后，会发出一个ACK信号，使D触发器翻转为0。
CPU查询到这个状态信息后，便知道外设空闲，可以执行输出指令，将新的输出数据发送到数据总线上，同时把数据口地址发送到地址总线上。
由地址译码器产生的译码信号和WR相“与”后，发出选通信号，将输出数据送至8位锁存器。同时，将D触发器置为1，并通知外设进行数据输出操作。
6.1、 I/O接口查询式输出流程图
6.1、 I/O接口
常用的状态线有empty，busy 功能： 1、输出设备空闲，BUSY无效； 2、CPU写数据端口，输出设备输出数据，
缓冲器74LS244和74LS245 锁存器74LS373
6.1、 I/O接口二、简单的输入输出接口芯片 1. 缓冲器74LS244和74LS245
连接在总线上的缓冲器都具有三态输出能力。在CPU或I/O接口电路需要输入输出数据时，在它的使能控制端EN（或G）作用一个低电平脉冲，使它的内部的各缓冲单元接通，即处在输出0或1的透明状态。数据被送上总线。当使能脉冲撤除后，它处于高阻态。这时，各缓冲单元像一个断开的开关，等于将它所连接的电路从总线脱开。 74LS244和74LS245就是最常用的数据缓冲。除缓冲作用外，它们还能提高总线的驱动能力。