(完整word版)EDA-VerilogHDL期末复习题总结必过
最新Verilog-HDL期末考试复习题资料
【第一章】1、FPGA 芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低，低端的FPGA已逐步取代了传统的数字元件。
先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答：1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4.EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5.基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6.EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的，IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8.EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
Verilog 复习考试总结
3Verilog1.Verilog HDL是一种硬件描述语言，用于从算法级、RTL级、门级到开关级的多种抽象设计层次的数字系统建模。
令行为级描述：数据结构和过程类似C;用于描述算法级和RTL级的Verilog模型。
令结构级描述：用于描述门级和开关级电路；特点：支持门级延时信息和驱动能力等的描述。
VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用；Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用。
2. Verilog HDL设计入门模块(module)模块是Verilog 的基本描述单位模块的定义从关键词module开始，到关键词endmodule结束每条Verilog HDL语句以分号“;”作为结束模块的基本结构(1)、模块定义行以module开头接着给出所定义模块的；模块名括号内给出端口名列表(端口名等价于硬件中的外接引脚，模块通过这些端口与外界发生联系)以分号结束(2)、端口类型说明端口类型只有input、output、inout三种(3)、数据类型说明支持的数据类型有连线类(wire)和寄存器(reg)类两个大类一位宽的wire类可被缺省外，其它凡将在在后面的描述中出现的变量都应给出相应的数据类型说明(4)、描述体部具体)展开对模块的描述(5)、结束行用关键词endmodule标志模块定义的结束它的后面没有分号令行为描述(Behavior)描述行为或功能特性令结构描述(Structure)描述通过什么样的结构方式将不同的实体连接起来用以实现所要求的行为或功能。
测试与仿真令测试平台(Test Bench):在输入端口加入测试信号，从输出端口检测其输出结果是否正确。
令通常将需要测试的对象称之为DUT (Device Under Test)。
令测试模块：要调用DUT;包含用于测试的激励信号源；能够实施对输出信号的检测，并报告检测的结果。
过程语句令Initial:只顺序地执行一次；没有触发条件。
VerilogHDL期末复习
文件扩展名为v，大小写敏感；所有关键字必须小写；标识符（区分大小写）合法字符：26个大小写英文字母；数字0-9；下划线；$等；命名规则：以英文字母或下划线开头；不能出现两条（或以上）连续的下划线；不能和关键字重复。
数据对象：１、常数：整数、实数和字符串。
整数可综合，实数和字符串不可综合。
（１）整数：<位宽>’<进制符号><数字>位宽：数字对应的二进制数的位数；进制符号包括：b或B（二进制），d或D（十进制），o或O（八进制），h或H（十六进制）。
数字中间可用下划线分隔，提高可读性。
十进制数的位宽和进制符号可省略。
若只标进制，未注明位宽，则位宽为（单个位的该进制数对应二进制位宽*该进制数的位数）。
若指明的位宽比数字需要的位宽小，则从左边（高位）截去多余位。
除十进制外，数字中可用x或X（未知），z或Z（高阻）。
位数由所在数字格式决定。
如'hfx等价于'b1111xxxx整数可在其前面加负号，负数的实际值为其对应的二进制补码。
（２）实数（３）字符串２、变量（１）网络型（net type）net型变量的输出值始终根据输入变化而变化，一般用来定义硬件电路中的各种连线。
wire型变量是net型变量中最常用的一种，其取值可以是０、１、x或z。
wire、tri：连线类型，功能完全相同；tri名称仅为增加程序可读性，表示综合后电路有三态功能。
wor、trior：具有线或特性的连线，功能相同。
wand、triand：具有线与特性的连线，功能相同。
tri1、tri0：分别为上拉电阻和下拉电阻。
supply1、supply0：分别为电源（逻辑１）和地（逻辑０）。
（２）寄存器型(register type)reg：常用的寄存器型变量。
（可综合）integer：３２位带符号整数型变量。
（不同资料中可综合性表述不同）real：６４位带符号实数型变量。
（不可综合，表示实数寄存器）time：无符号时间型变量。
VerilogHDL期末考试复习题
VerilogHDL期末考试复习题【第一章】1、FPGA 芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低，低端的FPGA已逐步取代了传统的数字元件。
先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答：1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4.EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5.基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6.EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的，IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8.EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
eda期末知识点总结.docx
1,用数据流描述方式应注意的问题是什么？1,X状态的传递问题2,限制问题数据流描述是建立在用并行信号赋值语句描述的基础上，当语句中一输入信号的只发生变化时，复制语句就被激活2,写B VHDL中描述始终上升沿，下降沿语句(一共8句) 下降沿：1,CLK='O' AND CLK'LAST_VALUE=”1”2,FALLING_EDGE(CLK)3,CLK，EVENT AND CLK=，O'4,CLK'EVENT AND(CLK='O')AND (CLK，LAST_VALUE=T)上升沿：1,CLK=，r AND CLK，LAST_VALUE=”O”2,RISING_EDGE(CLK)3,CLKEVENT AND CLK=，V4,CLK'EVENT AND(CLK=' 1')AND (CLK,LAST_VALUE=,O5)【选择】3,用原理图编辑层次化设计方法中将已设计好的功能模块包装成原件的命令式什么？FAIL—-CREAT/UPDATE—-CREAT SYMBOL FILE FOR CURRENT.FILE【选择】4结构体描述的是内部功能【选择】5不完整的IF语句实现什么样的逻辑电路？(时序电路)时序电路=组合电路+有储能元件组合电路=逻辑上输出总是当前输入状态的函数不完整的IF语句，默认将不完整的只锁存，股实现的是时'序电路【选择】6,信号的更新时什么时候完整的，跟进程用什么关系？信号的复制要有一个延时，只有在延时以后，才能更新，在进程中，所有信号复制操作几乎是在同事完成的，且是在执行到END PROCESS是才会发生当在进程中存在同一信号有多个复制源实际复制时是最接近END PROCESS的语句的信号【选择】7,对于数据类型中，看了一直接引用而不必声明的是哪一个？VHDI标准中规定标准库STD和工作库WORK是默认打开的BIT数据类型在STD中不必声明【选择】8波形文件的后缀名为.vmf； VHDL的文件名后缀是.vhd 【选择】9进行编译的要求哪三个名字是相同的？工程名，文件名，实体名【选择？】10, FPGA的结构和工作原理是什么？FPGA即现场可编程门阵列，是大规模可编程逻辑器件，结构为查找表逻辑结构，即可编程的查找表结构，大部分FPGA采用基子SRAM的查找表逻辑形成结构，就是用SRAM来构成逻辑函数发生器，一个N输入LUT可以实现N个输入变量的任何逻辑功能11, EDA的设计流程是什么？当中的综合是什么样的过程？当中的关系是否唯一？自顶而下：设计输入(原理图/HDL文本编辑)—- 综合—-FPGA/CPLD适配--时序与功能门级仿真—-FPGA/CPLU 编程下载--硬件测试(综合就是把抽象设计层次中的一种表示转化成另一种表示的过程)综合是将电路的高级语言转换成低级的，可与FPGA/CPLU的基本结构相映射的网表文件互程序，这种过程不是唯一的，综合的优化也不是单方向的【选择】12, EDA的设计当中，CPLU的设计流程是什么？原理图/HDL文本编辑输入--功能仿真--综合优化一一一一综合后仿真一一一一实现一一一一时序仿真及验证一一调试与加载配置【选择】13, CPLU通过什么样的逻辑实现它的逻辑功能？CPLU是基于乘积项的可编程结构实现基逻辑功能，FPGA 可编程的查找表结构【选择】14, IP核设计当中，软IP核是用VHDL 等硬件描述语言的功能块，并不涉及用什么具体电路元件实现这些功能固IP核是完成了综合的功能块，硬IP核提供设计的最终阶段产品【选择】15,信号可不可以带进程？为什么？信号可以带进程，在整个结构体内的任何地方都能适用，变量VARIABLE只能在定义的进程中使用【选择】16, WORK工作库，IEEE,常用资源库，STD, VHDL标准库【选择】17在状态机编码中，以为热吗编码方式就是用几个触发器来实现具体几个状态的状态机，所用触发器最多【名词解释】18, LPM参数可设置模块库；RTL: 寄存器传输级IEEE：常用资源库的设计库名；LAB：逻辑阵列块ASIC:主要指用于某一专门用途的集成电路器件19,7段共阴极，LED段译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY VECLTS ISPORT LA:IN STD_L0GIC_VECT0R(5DOWNTO 0);LEDTS:OUT STD_L0GIC_VECT0R(6 DOWNTO 0);END;ARCHITECTURE ONE OF VELTS ISBEGINPROCESS(A)BEGINCASE A ISWHEN”0000”=>LEDTS<=”0111111”；WHEN”0001”=>LEDTS<=”0000110”；WHEN”0010”=>LEDTS<="1011011”；WHEN”0011 ”=>LEDTS<=" 1001111”；WHEN”0100”=>LEDTS<="1100110”；WHEN”0101”=>LEDTS<="1101101”；WHEN”0110”=>LEDTS<=" 1111101”；WHEN”0111 ”=>LEDTS<=”0000111 ” ；WHEN” 1000”=>LEDTS<=” 1111111”；WHEN” 1001 ”=>LEDTS<=" 1101111 ” ；WHEN''1010''=>LEDTS<=''1110111";WHEN''1011''=>LEDTS<="1111100";WHEN''1100''=>LEDTS<="0111001";WHEN”1101”=>LEDTS<="1011110”；WHEN” 1110”=>LEDTS<=" 1111001 ” ；WHEN"1111"=>LEDTS<="1110001";WHEN OTHERS=>NULL;END CASE;END PROCESS;ENDL;FPGA的配置文件又分为bit文件和mcs文件，bit是通过JTAG接口进行配置的，mcs文件是通过SPI或BPI 接口进行配置的。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
EDA-Verilog HDL期末复习题总结必过
选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
A. 输入端口，位宽为8B. 输出端口，位宽为8C. 输入端口，位宽为7D. 输出端口，位宽为78.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。
EDA verilog hdl考试题和答案
EDA verilog hdl考试题和答案一、选择题（每题2分，共20分）1. 在Verilog HDL中，以下哪个关键字用于定义模块？A. moduleB. endmoduleC. inputD. output答案：A2. Verilog HDL中，以下哪个操作符用于按位取反？A. ~B. !C. ^D. &答案：A3. 在Verilog HDL中，以下哪个关键字用于定义组合逻辑？A. alwaysB. initialC. always_combD. always_seq答案：C4. 以下哪个是Verilog HDL中合法的标识符？A. 2variableB. variable2C. variable$2D. variable_2答案：B5. 在Verilog HDL中，以下哪个关键字用于定义信号的初始值？A. initialB. alwaysC. assignD. defparam答案：A6. 在Verilog HDL中，以下哪个关键字用于定义参数？A. parameterB. defparamC. localparamD. specparam答案：A7. 在Verilog HDL中，以下哪个关键字用于定义一个始终块，该块在仿真开始时执行一次？A. alwaysB. initialC. always_combD. always_ff答案：B8. 在Verilog HDL中，以下哪个操作符用于逻辑与？A. &&B. &C. ||D. |答案：B9. 在Verilog HDL中，以下哪个关键字用于定义一个始终块，该块在信号变化时触发？A. alwaysB. initialC. always_combD. always_ff答案：A10. 在Verilog HDL中，以下哪个关键字用于定义一个三态输出？A. outputB. inoutC. triD. wire答案：C二、填空题（每题2分，共20分）1. 在Verilog HDL中，____关键字用于定义一个始终块，该块在信号的边沿触发时执行。
verilog语言期末试题及答案
verilog语言期末试题及答案一、填空题1. Verilog语言是一种_硬件描述语言_。
2. Verilog语言适用于_数字电路设计_和_验证_。
3. Verilog的编译和仿真工具主要有_Synopsys Design Compiler_和_ModelSim_。
4. Verilog中的组合逻辑使用_always_关键字实现。
5. 时钟的上升沿触发使用_posedge_关键字实现。
6. Verilog的层次化模块定义使用_和号_（&）和_连接符_实现。
7. Verilog语言的数据类型包括_bit_、_reg_、_wire_和_logic_。
8. Verilog中用来控制模拟时间的关键字是_#_。
9. 顺序逻辑使用的关键字是_always_ff_。
10. Verilog的条件语句包括_if_、_else_和_case_。
二、选择题1. Verilog中的关键字always @(posedge clk)表示：A. 在时钟上升沿触发B. 在时钟下降沿触发C. 在时钟上升沿或下降沿触发D. 无关键字触发答案：A2. Verilog中用来定义模块的关键字是：A. alwaysB. moduleC. caseD. reg答案：B3. 下列哪个关键字用于在连续赋值中实现多路选择：A. ifB. elseC. caseD. always_ff答案：C4. Verilog中用来延时模拟时间的关键字是：A. #B. @C. $D. %答案：A5. Verilog中的数据类型wire和reg的区别在于：A. wire用于内部信号连接，reg用于存储数据B. wire只能传输数字信号，reg可以传输任意信号C. wire用于组合逻辑，reg用于时序逻辑D. wire在连续赋值中使用，reg在时序赋值中使用答案：A三、编程题请使用Verilog语言描述一个4位全加器模块，并画出其电路原理图。
```verilogmodule full_adder(input a, b, cin, output sum, cout);assign sum = a ^ b ^ cin;assign cout = (a & b) | (a & cin) | (b & cin);endmodule```四、简答题1. 请简述Verilog语言的优点及应用领域。
EDA与VHDL知识点总结与期末考试试卷及答案
当今社会已经进入了信息社会，世界已经开始全面信息化、全球化。
所以，为了适应社会的发展，我们大学生必须首先牢固树立信息化、全球化的思想，积极参加培训学习，紧跟时代脉搏。
电子信息工程电子信息工程是一门应用计算机等现代化技术进行电子信息控制和信息处理的学科，主要研究信息的获取与处理，电子设备与信息系统的设计、开发、应用和集成。
现在，电子信息工程已经涵盖了社会的诸多方面，像电话交换局里怎么处理各种电话信号，手机是怎样传递我们的声音甚至图像的，周围的网络怎样传递数据，甚至信息化时代军队的信息传递中如何保密等都要涉及电子信息工程的应用技术。
通过在学校学习EDA技术，我觉得我收获很多，体会深刻。
具体想就有关电子信息技术的浅谈理解。
其实上课也是一门艺术，要上好一堂课，不仅要备课充分，组织语言、讲课也要充满激情，而且老师还要向我们、不同专业讲解那些深奥的电子信息知识。
老师也要使我们学生思路清晰，怎样表达才能让学生比较容易理解，我觉得老师您在这一点上真的很好。
而且老师最好能比较幽默，语调能够抑扬顿挫。
老师你让我们对电子信息知识的从完全陌生，到有一个基本了解。
似乎老师嘴一张，口一说，流利顺畅，使人听之甘之如饴，如坐春风。
在3节课下来，总觉得时间总在不知不觉就过完了。
一时感慨此乃真有文学之范，胸有成竹，俗话说有才、有墨才能在此讲台上吸引众多学生之眼。
而有时妙语一出，道理一摆更是令人为之一振奋。
难得碰到如此有才一老师也是福气了。
电子信息前源探索课很精彩，还记得在第一次课的时候老师以一种很普通、很平常的方式给我们讲有关于电子信息课，我们在在下面听得入神了。
而记得最深的就是老师的一番话语了。
他说，我知道，刚才我说的话让同学们听起来非常受用，甚至于激动万分，乃至到冲动，但是问题在这:相信很多人可以在这种气氛之下一时激动，而也绝对很多的同学在课堂上的激动冲动一到下课......人要走进知识宝库，是一辈子的事情，学习的过程不可能一蹴而就。
（完整word版）EDA-VerilogHDL期末复习题总结必过
（完整word版）EDA-VerilogHDL期末复习题总结必过选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
最新Verilog期末复习题资料
Verilog 复习题一、填空题1. 用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。
2. 可编程器件分为CPLD和FPGA。
3. 随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL设计当中。
4. 目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。
5. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
6. 阻塞性赋值符号为，非阻塞性赋值符号为<=_。
7. 有限状态机分为Moore和Mealy两种类型。
8. EDA缩写的含义为电子设计自动化(Electronic Design Automation) |9. 状态机常用状态编码有二进制、格雷码和独热码。
10. Verilog HDL中任务可以调用其他任务和函数。
11. 系统函数和任务函数的首字符标志为_$_，预编译指令首字符标志为。
12. 可编程逻辑器件的优化过程主要是对速度和资源的处理过程。
13. 大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。
二、选择题1、已知“a =1b' 1; b=3b'001; ”那么{a,b} =( C )(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'1012、在verilog中，下列语句哪个不是分支语句？ ( D )(A) if-else (B) case (C) casez (D) repeat3、Verilog HDL语言进行电路设计方法有哪几种( 8分)①自上而下的设计方法(Top-Down )②自下而上的设计方法(Bottom-Up )③综合设计的方法4、在verilog 语言中，a=4b'1011,那么&a= (D )(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'05、在verilog语言中整型数据与(C )位寄存器数据在实际意义上是相同的。
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河北大学课程考核试卷2008 —— 2009 学年第一学期2006 级电气类专业（类）考核科目 EDA 技术课程类别必修考核类型考查考核方式闭卷类别 A一、选择题：1、下列标示符哪些是合法的（ B ）A、 $timeB、 _dateC、 8sumD、 mux#2、如果线网类型变量说明后未赋值，起缺省值是（ D ）A、 xB、 1C、 0D、 z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr 被赋予的值是（ A ）A、 4’b1101B、 4’b0011C、 4’bxx11D、 4’bzz114、 reg[7:0] mema[255:0] 正确的赋值是（ A ）A、 mema[5]=3 ’d0,B、 8’d0;C、 1’b1;D、 mema[5][3:0]=4 ’d15、在 code 模块中参数定义如下，请问top 模块中 d1 模块 delay1、 delay2 的值是 ( D )module code(x,y); module top;paramee delay1=1,delay2=1; .code #(1,5) d1(x1,y1);endmodule endmoduleA、（ 1,1）B、（5,5）C、（ 5,1）D、（ 1,5）6、“ a=4’b11001,b=4 ’bx110”选出正确的运算结果（ B ）A、 a&b=0B、a&&b=1C、b&a=xD、 b&&a=x7、时间尺度定义为timescale 10ns/100ps ，选择正确答案（ C ）A、时间精度 10nsB、时间单位 100psC、时间精度 100psD、时间精度不确定8、若 a=9,执行 $display( “current value=%0b,a=%0d ”,a,a)正确显示为（ B ）A、 current value=1001,a=09B、current vale=1001,a=9C、 1001,9D、 current vale=00 001001,a=99、 aways begin #5 clk=0； #10 clk=~clk;end 产生的波形（ A ）A、占空比 1/3B、 clk=1C、 clk=0D、周期为 1010、在 Verilog 中定义了宏名`define sum a+b+c 下面宏名引用正确的是（ C ）A、 out= ’sum+d;B、 out=sum+d;C、 out=`sum+d;D、都正确二、填空题：（共 15 分，每小题 3 分）1、某一纯组合电路输入为in1，in2 和 in3，输入出为 out ，则该电路描述中always 的事件表达式应写为always@(in1,in2,in3 ); 若某一时序电路由时钟clk 信号上升沿触发，同步高电平复位信号rst 清零，该电路描述中always 的事件表达是应该写为always @( posedge clk )。
EDA_VerilogHDL_复习提纲(word文档良心出品)
1.EDA技术是20世纪后期，伴随着微电子技术、大规模集成电路制造技术、计算机辅助工程、可编程逻辑器件以及电子设计技术和工艺的发展而同步发展形成的一门综合性的技术与学科。
2在EDA工具软件平台上，自动完成从软件方式描述的数字系统到硬件系统的逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线）、逻辑优化和仿真测试等功能，随之完成对于特定目标芯片的适配、逻辑映射、编程下载等工作，直至硬件实现整个数字系统3.综合是将高层次上描述的电子系统转换为低层次上描述的电子系统，以便于系统的具体硬件实现综合器是能自动将高层次的表述（系统级、行为级）转化为低层次的表述（门级、结构级）的计算机程序4.设计输入的方式有原理图、硬件描述语言、状态图以及波形图5.按照仿真的电路描述级别的不同，HDL仿真器可以完成：系统级仿真，行为级仿真，RTL级仿真，门级（时序）仿真。
按照仿真是否考虑硬件延时分类，可以分为：功能仿真和时序仿真。
仿真器可分为基于元件（逻辑门）仿真器和基于HDL语言的仿真器6. IP核是知识产权核或知识产权模块，在EDA技术中具有十分重要的地位。
半导体产业的IP定义为用于ASIC或FPGA中的预先设计好的电路功能模块。
IP分为软IP、固IP和硬IP。
7.可编程逻辑器件PLD是一种通过用户编程或配置实现所需逻辑功能的逻辑器件，也就是说用户可以根据自己的需求，通过EDA开发技术对其硬件结构和工作方式进行重构，重新设计其逻辑功能8.两种可编程逻辑结构是基于与-或阵列可编程结构（乘积项逻辑可编程结构）、基于SRAM查找表的可编程逻辑结构9.PLD按集成度分类：简单PLD、复杂PLD；按结构分类：基于“与-或”阵列结构的器件、基于查找表结构的器件；从编程工艺上分类：熔丝型、反熔丝型、EPROM型、EEPROM型、SRAM型、Flash型10.四种简单逻辑器件：PROM中固定的与阵列，可编程或阵列；PLA是与阵列、或阵列都可编程；PAL中或阵列固定，与阵列可编程；GAL是或阵列、与阵列都可编程，输入部分增加了输出逻辑同单元（OLMC）11.CPLD的组成结构：逻辑阵列块（由逻辑宏单元构成）、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块12.FPGA的组成结构：逻辑阵列块LAB（由多个逻辑宏单元构成）、嵌入式存储器块、嵌入式硬件乘法器、I/O单元和PLL等模块13.Verilog的端口模式有三种：输入端口、输出端口、双向端口，对应的端口定义关键词分别是：input、output、inout14.Verilog中常用有两种变量：寄存器型变量（用reg定义）、网线型变量（用wire定义）15.Verilog有两种赋值方式：阻塞式赋值（=）、非阻塞式赋值（<=）16.Verilog有四种循环语句：for语句、repeat语句、while语句、forever语句17.Verilog的描述风格：RTL描述、数据流描述、行为描述、结构描述18.从状态机的信号输出方式上分，有Mealy型和Moore型两种状态机；从状态机的描述结构上分，有单过程状态机和多过程状态机；从状态机表达方式上分，有符号化状态机和确定状态编码的状态机；从状态机编码方式上分，有顺序编码状态机、一位热码编码状态机或其他编码方式状态机。
VerilogHDL复习题与答案
VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的？答：Verilog HDL是在1995年首次被IEEE标准化的。
2. Verilog HDL支持哪三种基本描述方式？答：Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的？答：Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么？答：线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
5. U D P代表什么？答：UDP代表用户定义原语6. 写出两个开关级基本门的名称。
答：pmos nmos7.写出两个基本逻辑门的名称。
答：and or8.在数据流描述方式中使用什么语句描述一个设计？答：设计的数据流行为使用连续赋值语句进行描述9. 采用结构描述方式描述1位全加器。
答：module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么？答： 1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
11.采用数据流方式描述2 - 4译码器。
答：'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。
eda期末考试题及答案
eda期末考试题及答案EDA期末考试题及答案一、选择题（每题2分，共20分）1. EDA代表的是：A. 电子设计自动化B. 电子数据交换C. 电子文档管理D. 电子设备分析答案：A2. 在EDA中，HDL指的是：A. 高级硬件描述语言B. 硬件描述语言C. 硬件设计语言D. 硬件开发语言答案：B3. 下列哪个不是EDA工具的常见功能？A. 仿真B. 布局C. 布线D. 编程答案：D4. FPGA代表的是：A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列答案：A5. VHDL是一种：A. 编程语言B. 硬件描述语言C. 数据库语言D. 操作系统答案：B6. 以下哪个是EDA软件的典型应用？A. 网页设计B. 游戏开发C. 电子电路设计D. 办公自动化答案：C7. 在EDA设计流程中，综合是指：A. 将设计从逻辑级别转换为门级别B. 将设计从门级别转换为晶体管级别C. 将设计从晶体管级别转换为物理布局D. 将设计从物理布局转换为最终产品答案：A8. 下列哪个是EDA设计中的错误？A. 功能错误B. 语法错误C. 布局错误D. 所有选项都是答案：D9. 以下哪个不是EDA设计中的测试类型？A. 功能测试B. 性能测试C. 压力测试D. 代码测试答案：D10. 在EDA中，后仿真分析是指：A. 在仿真之前进行的分析B. 在仿真之后进行的分析C. 在仿真过程中进行的分析D. 不进行任何分析答案：B二、简答题（每题10分，共30分）1. 请简述EDA在电子设计中的重要性。
答案：EDA（电子设计自动化）是现代电子设计不可或缺的工具，它允许设计师使用软件工具来设计和验证电子系统，从而提高设计效率，减少错误，加快产品上市时间，并且可以设计出更复杂、更高性能的电子系统。
2. 描述一下在EDA设计流程中，仿真的作用是什么？答案：在EDA设计流程中，仿真是一个关键步骤，它允许设计师在实际制造电路之前验证设计的功能和性能。
EDA(FPGA)期末考试试题汇总 甄选
最新EDA(FPGA)期末考试试题汇总（优选.)rd这是长期总结的EDA期末考试试题试题一1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
verilog期末试题及答案
verilog期末试题及答案一、选择题1. Verilog是一种用于描述数字电路的语言，它是一种：A. 高级语言B. 低级语言C. 汇编语言D. 脚本语言答案：B. 低级语言2. Verilog的设计单元包括：A. 模块B. 信号C. 进程D. 任务答案：A. 模块3. Verilog的模块声明语法是：A. module 模块名(输入端口, 输出端口);B. module 模块名(input 输入端口, output 输出端口);C. 定义变量和信号D. 使用时调用模块答案：B. module 模块名(input 输入端口, output 输出端口);4. Verilog的赋值语句中，"="表示：A. 非阻塞赋值B. 阻塞赋值C. 非条件赋值D. 条件赋值答案：B. 阻塞赋值5. Verilog中的always块用于：A. 声明变量和信号B. 定义模块C. 并行执行代码块D. 顺序执行代码块答案：C. 并行执行代码块二、填空题1. Verilog的基本数据类型有______、______、______、______。
答案：wire, reg, integer, real2. Verilog中用于实现多路选择的关键字是______。
答案：case3. Verilog中用于实现循环的关键字是______。
答案：for4. Verilog中用于延迟执行的关键字是______。
答案：#(井号)5. Verilog中用于表示逻辑非的关键字是______。
答案：!三、简答题1. 请简要说明Verilog的模块和例化的概念。
答案：Verilog的模块是用于描述数字电路的基本单元，一个模块可以包含多个输入端口和输出端口，以及内部的逻辑代码。
模块可以被实例化（例化），即在其他模块中调用并使用。
例化时需要指定模块的名称，并连接相应的输入和输出端口。
2. 请简要说明Verilog中的阻塞赋值和非阻塞赋值的区别。
verilog hdl复习题
verilog hdl复习题Verilog HDL复习题Verilog HDL（硬件描述语言）是一种用于设计和描述数字电路的编程语言。
它广泛应用于集成电路设计和验证领域。
在本文中，我们将回顾一些Verilog HDL 的复习题，以帮助读者巩固对该语言的理解和应用。
1. 什么是Verilog HDL？Verilog HDL是一种硬件描述语言，用于描述数字电路的结构和行为。
它允许工程师以一种高级的方式来描述电路，并在仿真和综合等环节中进行验证和优化。
2. Verilog HDL中的模块是什么？模块是Verilog HDL中的基本构建块，用于描述电路的结构。
它类似于面向对象编程中的类，可以包含输入、输出和内部信号，并通过端口连接与其他模块进行通信。
3. 如何声明一个模块？在Verilog HDL中，可以使用`module`关键字声明一个模块。
例如，下面是一个简单的模块声明的例子：```module my_module (input wire a,input wire b,output wire c);// 模块的内部逻辑endmodule```在上面的例子中，`my_module`是模块的名称，`a`和`b`是输入端口，`c`是输出端口。
`wire`关键字用于声明信号类型。
4. 如何实例化一个模块？要实例化一个模块，可以使用模块的名称后跟实例名称和端口连接。
例如：```my_module instance_name (.a(input_a),.b(input_b),.c(output_c));```在上面的例子中，`instance_name`是实例的名称，`input_a`和`input_b`是输入信号，`output_c`是输出信号。
5. Verilog HDL中的数据类型有哪些？Verilog HDL支持多种数据类型，包括`wire`、`reg`、`integer`、`real`等。
其中，`wire`用于声明连续信号，`reg`用于声明时序信号，`integer`用于整数，`real`用于浮点数。
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选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
A. 输入端口，位宽为8B. 输出端口，位宽为8C. 输入端口，位宽为7D. 输出端口，位宽为78.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。
正确的是( B)。
①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A．③①B．①⑤C．④⑤D．④②9.下列标识符中，( A)是不合法的标识符。
A．9moon B．State0 C．Not_Ack_0 D．signall10.下列语句中，不属于并行语句的是：( D )A．过程语句B．assign语句C．元件例化语句D．case语句11.已知“a =1’b1; b=3'b001;”那么{a,b} ＝（C）(A) 4'b0011 (B) 3'b001 (C) 4'b1001 (D) 3'b10112.在verilog 中，下列语句哪个不是分支语句？（D ）(A) if-else (B) case (C) casez (D) repeat13.在verilog 语言中整型数据在默认情况与（C）位寄存器数据在实际意义上是相同的。
(A) 8 (B) 16 (C) 32 (D) 6414.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
15.请根据以下两条语句的执行，最后变量 A 中的值是（A）reg [7:0] A;A=2'hFF;A．8'b0000_0011 B．8'h03 C．8'b1111_1111 D．8'b1111111116.下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（C）A、always @(posedge clk, negedge reset)if(reset)B、always@(posedge clk, reset)if (!reset)C、always @(posedge clk, negedge reset)if(!reset)D、always @(negedge clk, posedge reset)if (reset)17.关于过程块以及过程赋值描述中，下列正确的是（A）A、在过程赋值语句中表达式左边的信号一定是寄存器类型；B、过程块中的语句一定是可综合的；C、在过程块中，使用过程赋值语句给wire 赋值不会产生错误；D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。
18.Verilog 语言与C 语言的区别，不正确的描述是（ C ）A 、Verilog 语言可实现并行计算，C 语言只是串行计算；B、Verilog 语言可以描述电路结构，C 语言仅仅描述算法；C、Verilog 语言源于C 语言，包括它的逻辑和延迟；D、Verilog 语言可以编写测试向量进行仿真和测试。
19.11. 下列模块的例化正确的是（ C ）。
A. Mydesign design(sin(sin), sout(sout));B. Mydesign design(.sin(sin), .sout(sout));C. Mydesign design(.sin(sin), .sout(sout););D. Mydesign design(.sin(sin); .sout(sout));20.下列关于Verilog HDL语言中模块的例化说法错误的是（ B ）。
A. 在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出B. 在引用模块时，必须严格按照模块定义的端口顺序来连接C. 在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性D. 在语句“Mydesign design( .port1( port1), .port2 (port2)); ”中，被引用的模块为Mydesign 模块21.下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ D ）。
A. reg [3:0] sat //sat 为4 位寄存器B. reg cnt //cnt 为1 位寄存器C. reg [0:3] mymem [0:63] //mymem 为64 个4 位寄存器的数组D. reg [1:5] dig //dig 为4 位寄存器22.下列关于非阻塞赋值运算方式（如b<=a;）说法错误的是（ B ）。
A. 块结束后才完成赋值操作B. b 的值立刻改变C. 在编写可综合模块时是一种比较常用的赋值方式D. 非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小。
23.下列关于阻塞赋值运算方式（如b=a;）说法错误的是（ A ）。
A. 赋值语句执行完后，块才结束B. b 的值在赋值语句执行完后立刻就改变的C. 在沿触发的always 块中使用时，综合后可能会产生意想不到的结果D. 在“always”模块中的reg 型信号都采用此赋值方式24.在下列Verilog HDL运算符中，属于三目运算符的是（ C ）。
A. &&B. ！==C. ？：D. ===25.当 a <0 时，s 的值是（ C ）。
assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0;A. 0B. 1C. 2D. 其他26.在Verilog HDL 语言中的位拼接运算符是（ A ）。
A. { }B. < >C. ( )D. ' '27.下面语句中，信号 a 会被综合成（ B ）。
reg [5:0] a;always @(posedge clk)if (ss>10)a <= 20;else if (ss > 15) a <= 30;A. 寄存器B. 触发器C. 连线资源D. 其他28. 下列程序段中无锁存器的是（ C ）。
29. 程序段如下 :begin:reg[7:0] tem;count = 0;tem = rega;while(tem)beginif(tem[0]) count = count +1;tem = tem >>1;endend如果 rega 的值为 8 ' b10101011，则程序结束后， count 的值是（ ）。
A. 4B. 5C. 6D. 730. 多路选择器简称多路器，它的输入输出端口情况是（ ）。
A. 多输入，多输出B. 多输入，单输出C. 单输入，多输出D. 单输入，单输出填空题A. always @ (al or d) begin if(al) q<= d; endB. always @ (al or d) begin if(al) q<=d;if(!al) q<=!d; endC. always @ (al or d) begin if(al) q<=d; else q<=0; endD. always @ (sel[1:0] or a or b) case(sel[1:0]) 2' b00: q<=a; 2' b11; q<=b; Endcase1.用EDA 技术进行电子系统设计的目标是最终完成ASIC 的设计与实现。
2.可编程器件分为FPGA 和CPLD 。
3.随着EDA 技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL4.设计当中。
5.目前国际上较大的PLD 器件制造公司有Altera 和Xilinx 公司。
6.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
7.阻塞性赋值符号为= ，非阻塞性赋值符号为<= 。
8.有限状态机分为Moore和Mealy 两种类型。
9.EDA 缩写的含义为电子设计自动化(Electronic Design Automation)10.状态机常用状态编码有二进制、格雷码和独热码。
11.Verilog HDL 中任务可以调用其他任务和函数。
12.系统函数和任务函数的首字符标志为$ ，预编译指令首字符标志为# 。
13.可编程逻辑器件的优化过程主要是对速度和资源的处理过程。
14.大型数字逻辑电路设计采用的IP 核有软IP、固IP 和硬IP。
15.IEEE 标准的硬件描述语言是verilog HDL和VHDL。