SOPC实验报告

SOPC系统设计技术实验报告

姓名:

学号:

院系: 信息科学与工程学院

专业：电子科学与技术

指导老师:

完成日期: 2015年04月25日

实验二、NIOSII实现串口收发数据及LCD显示

一、实验目的

（1）进一步熟悉Quartus II、SOPC Builder、NIOS II IDE的操作；

（2）掌握SOPC硬件系统及NIOS II软件的开发流程。

二、实验内容

（1）、实验平台：硬件：PC级、SmartSOPC+教学实验开发平台；软件：Quartus II 9.0，SOPC Builder 9.0，NIOS II IDE 9.0。

（2）、实验内容：建立包含SDRAM、JTAG_UART、Timer、LCD的NIOS II处理器系统，通过JTAG_UART从IDE的控制端窗口读取输入值N，计算1至N的累加值，并将计算结果及计算花费时间的显示在LCD中。

三、实验步骤

3.1硬件设计

根据实验内容，可以得出本次实验的硬件结构图如图3.1所示：

图3.1 硬件设计结构图

具体硬件设计步骤如下：

1)、在Quartus II中建立一个工程命名为：smallCore，器件设置为EP3C55F484C8;

2)、以原理图输入方式建立空白顶层模块，并保持；

3)、打开SOPC Builder，命名SOPC系统名称为nios2system，开始建立NIOS II系统。

4）、双击SOPC Builder主界面左侧中的“Nios II Processor”，出现Nios II CPU的配置向导对话框，如图1.4所示，在这里可以有三种Nios II CPU选择，我们选择快速型的Nios II/f，不使用硬件乘法器及除法器。然后单击Next进入下一步配置；Instruction Cache项中选择2 Kbytes，在Data Cache项中选择512 Bytes，单击Next进行下一步配置；在“Advanced Features”和“MMU and MPU Settings”选项卡中选择默认参数，然后单击Next，到了“JTAG Debug Module”选项卡，如图1.6所示。这里是选择JTAG调试接口，选择默认的模式Level 1，然后单击Next，到了“Custom Instruction”选项卡，也选择默认参数，最后单击Finish完成对Nios II CPU的配置。

5）、添加了Nios II CPU内核后，选中Module Name下的cpu_0，单击鼠标右键，在Rename 项中可以重命名cpu_0的名称为cpu，并在“Clock Settings”一栏中将clk_0名称改为clk。

6）、双击在SOPC Builder主界面左侧中的Bridges and Adapters→Memory Mapped→Avalon-MM Clock Crossing Bridge，出现Clock Crossing Bridge的配置向导对话框，在“Slave-to-Master FIFO”中的FIFO depth中选择64。单击“finish”退出配置对话框，并重命名clock_crossing_0的名称为clock_crossing。

7）、双击在SOPC Builder主界面左侧中的Memories and Memory Controllers→SDRAM→DDR SDRAM High Performance Controller，出现DDR SDRAM High Performance Controller的配置向导对话框。修改“General Settings”选项卡的参数配置，参数修改如下：Speed grade：8

PLL reference clock frequency：85

Memory clock frequency：100

Local interface clock frequency：full

修改“Modify Parameters”：DDR SDRAM控制器参数，参数修改如下：

Total Memory interface DQ width：16

Memory vendor：other

Column address width：9

8）、修改DDR SDRAM的控制器ddr_sdram_0的名称为ddr_sdram，并在ddr_sdram左侧中取消cpu.instruction_master和cpu.data_master中的实点，选择clock_crossing.m1的实点，将ddr_sdram控制器连接到Clock Crossing Bridge的m1中。

9）、双击在SOPC Builder主界面左侧中的Bridges and Adapters→Memory Mapped→Avalon-MM Pipeline Bridge，出现Pipeline Bridge的配置向导对话框，选择默认参数，单击“finish”添加到SOPC Builder中，并重命名pipeline_bridge_0为pipeline_bridge。

10）、双击在SOPC Builder主界面左侧中的Peripherals→Microcontroller Peripherals→PIO(Parallel I/O)，出现PIO外设配置的对话框，在Wide一栏中选择8bit，在Direction一栏中选择Output ports only，如图1.13所示，最后单击Finish完成对PIO的设置，此时在SOPC Builder中出现pio_0的外设，修改该名称为LED_PIO，并把LED_PIO外设连接到pipeline_bridge.m1上。

11）、双击在SOPC Builder主界面左侧中的Peripherals→Debug and Performance→System ID Peripheral，直接在SOPC Builder中添加sysid的外设，修改sysid_0名称为sysid，并把sysid 外设连接到pipeline_bridge.m1上。

12）、双击在SOPC Builder主界面左侧中的PLL→PLL，单击“Launch Altera’s ALTPLL MegaWizard”，出现PLL配置对话框1。在“what is the frequency of the inclock0 input”一栏中设置输入的频率为50MHz，单击Next，进行下一步的设置。在PLL配置对话框2中的“Lock output”中选择“Create ‘locked’output”，PLL配置对话框的page3、4、5都选择默认参数，在page6中Clock Tap Settings一栏中选择“Enter output clock frequency”，将c0时钟输出为85MHz，单击Next，进行下一步的设置。PLL配置对话框的page7-11都选择默认参数，在page12中单击“finish”退出PLL配置对话框，最后再单击“finish”退出。在SOPC Builder中重命名pll_0为sys_pll，并把sys_pll外设连接到pipeline_bridge.m1上。

13)、在“Clock Settings”一栏中将sys_pll_c0名称改为system_clk，并在SOPC Builder中的Clock一栏中为每一个外设选择合适的clock信号。需要特别注意的是sys_pll中的s1时钟需要选择clk，clock_crossing中的s1需要选择system_clk，m1需要选择ddr_sdram_sysclk，ddr_sdram对应选择system_clk，ddr_sdram中的s1需要选择ddr_sdram_sysclk，其它的外设选择system_clk。