全数字锁相环设计1
一种新型带宽自适应全数字锁相环的设计方案
一种新型带宽自适应全数字锁相环的设计方案
本方案采用理论分析与硬件电路设计相结合的方法进行了系统设计，
并用FPGA 予以实现。
系统仿真与硬件电路测试结果证实了设计方案的正确性。
该锁相环的自由振荡频率可随输入信号频率的变化而改变，具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。
0 引言
锁相环是一个输出信号能够跟踪输入信号相位的闭环自动控制系统，由
于其独特的优良性能，在通信、雷达、测量和自动化控制等领域得到极为广泛
的应用。
全数字锁相环(ADPLL)相对于模拟锁相环具有可靠性高、参数稳定、易
于集成等特点，因而得到了越来越广泛的研究，成为各种电子设备中必不可少
的组成部件。
锁相环具有三个重要的性能指标：锁相范围、锁相速度和稳定性。
为提
高锁相环的各项性能指标，一些学者进行了深入的分析和研究。
本文提出了一种基于自适应比例积分的复合控制方式，来克服锁相环所
存在的锁相范围、锁相速度以及稳定性之间相互制约的问题。
1 全数字锁相环的结构和工作原理
系统由数字鉴相器、自适应控制器、数字滤波器和数控振荡器四个模块
组成，如环路滤波器主要由周期性复位可逆计数器和不复位可逆计数器构成，
其中系统高频时钟clk 为其同步时钟信号，add 和sub 作为两个计数器的加、减计数使能控制信号。
计数使能信号为高电平时，两计数器在clk 时钟上升沿到
来时进行相应的加1 或减1 操作，计数使能为低电平时则保持计数值不变。
当输入信号fin 上升沿到来时，将两计数器的计数值进行移位相加，相加结果送。
全数字锁相环设计研究
一、引言数字锁相环(DPLL)是一种相位反馈控制系统。
DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。
本文采用超前-滞后型数字锁相环(LL－DPLL)的设计方案，在LL－DPLL中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。
这样设计出来的DPLL 具有结构简洁明快，参数调节方便，工作稳定可靠的优点。
二、数字锁相环的分类1.过零型数字锁相环路这种数字锁相环路采用过零采样数字鉴相器，即本地估算信号在输入信号的过零点上采样后进行A/D变换，得到数字相位误差信号输出。
2.触发器型数字锁相环路这类全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。
其特点是利用输入信号和本地估算信号的正向过零点对触发器进行触发，在触发器的置“ 0”和置“ 1” 的时间间隔内，得到相位误差信号。
置“ 0”和置“ 1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。
3.超前-滞后型数字锁相环路这种数字锁相环路采用的鉴相器是超前-滞后型数字鉴相器。
超前-滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。
因此，这种鉴相器的相位误差输出只有超前或滞后两种状态。
然后将误差相位的超前或滞后信息送到序列滤波器，产生对DCO的“ 加” 或“ 扣” 脉冲控制指令去改变DCO的时钟周期，使本地估算信号的相位输入信号相位靠拢。
4.奈奎斯特速率采样型数字锁相环路在这种数字锁相环路中，对输入信号的采样按照奈奎斯特速率进行。
也就是说，对输入信号进行A/D变换的采样频率必须按照奈奎斯特速率进行，以使输入信号能够依据奈奎斯特取样定理再现。
A/D变换后的输入信号与本地估算信号进行数字相乘，得到需要的相位误差数字信号，以完成鉴相功能。
三、系统设计本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器，用硬件描述语言Verilog来编程，用Altera公司的开发平台QUARTUSⅡ6.0来仿真，最后下载到StratixⅡ系列的EP2S60器件中进行验证。
基于FPGA的全数字锁相环设计与实现
基于FPGA的全数字锁相环设计与实现一、前言全数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种数字电路设计技术，可实现同步数字信号的调制和解调。
基于FPGA的全数字锁相环设计与实现，是一个极为重要的课题。
它可以有效地提高数字电路的性能，使得数字系统具有更优越的特性，并可广泛应用于数字电路的设计、数字信号的处理等领域。
二、DPLL 的体系结构DPLL是由相频检测器、滤波器、数字控制振荡器和时钟输出等多个部分组成的。
其中，相频检测器、滤波器和数字控制振荡器通常被集成到FPGA的内部，而时钟输出则需要通过FPGA的普通I/O口与市场上常见的外部输出设备相结合。
三、数字锁相环的工作原理数字锁相环的工作原理基于一个反馈循环系统，其中参考振荡器的频率与输入信号会被比较，然后通过差错检测网络来确定缺陷。
如果这些信号频率不匹配，则通过调整数字控制振荡器的频率来达到匹配。
然后，系统会根据输出信号和参考信号的相位差异来调整数字控制振荡器的频率，并通过PLL的反馈路径传输至输入端，进而得到和参考信号相同频率的输出信号。
四、数字锁相环的应用数字锁相环在通信领域有着广泛的应用，如数据码隆、数字调制、同步检测等；在数字领域，数字锁相环主要应用于数字信号处理、频谱分析、信噪比提高等方面；在电子仪器领域，数字锁相环可以被应用于测量领域、噪声分析、频率合成等方面。
五、基于FPGA的数字锁相环的设计数字锁相环的设计是一项非常复杂的工作，其中需要解决的问题主要有相频检测、低通滤波、数字控制振荡器的设计和时钟输出等方面。
在基于FPGA的数字锁相环设计过程中，可以采用很多不同的方法和技术来解决这些问题。
在数字锁相环的设计中，相频检测器是极其关键的部分，其主要功能是检测输入信号与数字控制振荡器的频率是否匹配。
其中，相频检测器常用的方式有两种：一是通过比较输入信号和数字控制振荡器的频率来实现；二是通过测量输入信号和数字控制振荡器的相位差来实现。
一种新型PID控制的全数字锁相环的设计与实现.
一种新型PID控制的全数字锁相环的设计与实现锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。
它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。
传统的PI控制器可以消除稳态误差，保证锁定精度，但是对阻尼有不利影响。
在PI控制器中引入微分项可以改善响应速度和阻尼，保证了锁定时间，但不能减少稳态误差，因此本文提出积分分离PID控制，能够大大改善响应时间和阻尼并减少稳态误差，从而保证了锁相精度和锁相时间。
1 电路结构与工作原理1.1 全数字锁相环电路结构快速全数字锁相环的系统框图如图1所示。
鉴相器采用JK触发器，该鉴相器结构简单，鉴相范围为±π，能够满足一般工程的需要。
由于鉴相器输出的是二值高低脉冲，后需接数字滤波器来平滑其中的起伏，消除噪声和干扰脉冲的影响。
一般数字序列滤波器有两种：N 先于M序列滤波器和随机徘徊滤波器，数字滤波器不是环路滤波器，它是无惰性的，加在环路中不影响环路的阶数，仅起到滤噪抗干扰的作用。
本文采用随机徘徊滤波器。
环路滤波器采用PID控制器，能够很好地控制环路相位校正的速度和精度，相对于文献[1]的PI控制器具有更好的特性。
数字压控振荡器采用可变模的分频器。
M分频器对输出信号进行分频，以使环路得到相应的倍频信号。
1.2 电路工作原理鉴相器比较输入信号和输出信号的相位差，产生一误差高低电平脉冲序列pha。
该脉冲的宽度和输入、输出信号的相位误差是成比例的。
K序列滤波器对相位误差信号进行量化，又可以消除输入信号噪声和干扰脉冲的影响。
当pha为高电平时，K序列滤波器对fO进行加计数，当计数器溢出时，一方面向环路滤波器产生一加脉冲i，同时对计数器进行复位，重新计数。
相反，当pha 为低电平时，K序列滤波器对fO进行减计数，当计数器减为零时，一方面向环路滤波器产生一减脉冲d，同时对计数器进行复位，重新计数。
全数字锁相环路的设计的资料和源程序
数字锁相环（DPLL）（Digital Phase-Locked Loop）1．目的：了解锁相环的基本工作原理初步掌握DPLL的构成和设计方法2．内容：设计一DPLL，它能实现相位锁定。
PLL原理鉴相器放大低通滤波器锁相环的一般原理图VCO-Voltage-controlled OscillatorVc – Control VoltagePLL的目的是：从输入码流（其相位是θi ，速率Fi）中提取时钟信号（其相位是θo ，频率Fo），使Fo等于Fi的平均值并且Fo和Fi具有固定的相位关系。
其中，鉴相器求Fi和Fo的相位差Δθ=θi – θo。
Δθ经放大及滤波后产生‘平均相位差’信号Vc，由它控制‘压控震荡器’VCO，以改变VCO的输出频率和相位θo。
它应这样连接：Vc的作用使Δθ减小。
并最终使Δθ→0，即使Fo和Fi具有‘固定的相位关系’。
PLL广泛用于数字系统的位同步（bit synchronization），载频恢复（Carrier Restoration），调频波（FM）解调，相干接收等。
数字锁相环（DPLL）的实现鉴相器：用一D-FF实现，且用Fo作D输入， Fi作CK信号，其输出Q的含义是：‘1’-表示θo ‘超前于’θi，即，Fo > Fi‘0’-表示θo ‘落后于’θi，即，Fo < Fi低通滤波器：由一‘可逆计数器’实现，即只在连续‘超前’（或‘滞后’）并达到一定数目时，才调整Fo的相位一次。
这可消除偶然的相位‘抖动’引起的误调整。
可以证明，这样可大大提高PLL输出频率的稳定度。
VCO：用一可变模数计数器实现。
在实验中，它的一个输入是fosc = n*Fo的外部时钟信号，且在不调整时，对它作÷N分频，得到Fo；另一输入信号是‘超前调整’信号，它有效，说明Fo应向低调整，使该计数器的模数=N+k；还有一信号是‘滞后调整’，它使该计数器的模数=（N-k），使θo向前调整。
文献综述-基于VHDL的全数字锁相环的设计
东海科学技术学院毕业设计（论文）文献综述题目：基于VHDL的全数字锁相环的设计系：机电工程系学生姓名：专业：班级：指导教师：起止日期：文献综述一、前言随着数字技术的不断发展和计算机的普及应用，全数字锁相环ADPLL ( All Digital Phase-Locked Loop)和电子设计自动化EDA（Electronic Design Automation）技术在通信、雷达、测量、医学、工业自动化、计算机应用、仪器仪表和自动化控制等领域得到了广泛的应用。
全数字锁相环（ADPLL）,是指环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
具备可靠性高、工作稳定、调节方便等优点。
它的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A/ D 及D/ A 转换[ 1]。
电子设计自动化(EDA)是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)和CAE(计算机辅助工程)的概念发展而来的。
EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作[ 11]。
设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPG刀CPLD器件，就可以得到最后的设计结果。
尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。
当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也已比较大。
应用于SoC的全数字锁相环设计的开题报告
应用于SoC的全数字锁相环设计的开题报告1. 研究背景随着数字信号处理技术的不断发展，SoC（System on Chip）中集成的数字电路越来越复杂，其内部的时钟分频系统也变得异常重要。
在数字电路系统中，时钟信号的稳定性和精度直接影响数字系统的性能和稳定性。
因此，全数字锁相环（Digital Phase Locked Loop，DPLL）在SoC 中得到了广泛应用。
全数字锁相环是一种数字电路，能够使输入信号与VCO（Voltage-Controlled Oscillator）的频率同步，可以在高达数GHz的速度下实现精确的相位调整。
全数字锁相环没有模拟环路滤波器，具有抗干扰能力强、可调性和调试性好等优点。
因此，在数字电路系统中，全数字锁相环已成为最为常见的时钟同步方案之一。
2. 研究内容本文将深入探讨如何设计一种高性能的全数字锁相环电路，并将其应用于SoC中。
本文的研究内容如下：（1）锁相环的基本原理：介绍锁相环的基本工作原理，包括锁定范围、捕获范围、稳定性等指标的定义与计算。
（2）基本模块设计：详细介绍数字锁相环中的基本模块——相位检测器、数字控制器和VCO，并对每个模块的实现方式进行分析和设计。
（3）噪声分析及抑制：对锁相环中的噪声进行分析和抑制，例如抖动噪声、相位噪声等。
（4）时钟分频及输出：实现数字锁相环的时钟分频功能，并通过分频器输出相应的时钟信号。
（5）仿真分析：利用Cadence仿真工具对所设计的电路进行仿真分析，对电路的性能进行评估。
3. 研究意义本文设计的全数字锁相环电路具有以下特点：（1）采用数字电路实现，具有抗干扰能力强、可调性和调试性好等优点；（2）具有高速、高精度、低杂波等特性，能够满足SoC中对时钟同步的高要求；（3）在电路设计过程中，对噪声进行分析和抑制，提高了电路的稳定性和精度。
本文采用的研究方法为理论研究与实验仿真相结合，能够提高锁相环电路设计的可靠性和优化性。
全数字锁相环的VHDL设计【开题报告】
开题报告专业：电子信息工程全数字锁相环的VHDL设计一、综述本课题国内外研究动态，说明选题的依据和意义锁相技术是一种实现相位自动控制的方法，是专门研究相位的技术。
利用锁相技术得到的锁相环PLL是一个闭环的相位自动控制系统，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制达到自动调节输出信号相位的目的。
锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的研究主要停留在理论方面，高性能锁相环的产品基本基本依赖进口。
而在国外，锁相环技术则在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用CMOS 工艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式IP核应用在大的数字系统中。
随着ASIC芯片电源电压下降，使得电源电压与核心薄氧化器件的阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设计变得非常困难。
因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。
目前国外的锁相环产品大多采用3.3V电源电压的CMOS工艺，工作频率可从100MHz一直达到2.4GHz，输出噪声（周期到周期）在几十皮秒左右。
VHDL语言的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
其是一种行为描述语言, 其编程结构类似于计算机中的C 语言, 在描述复杂逻辑设计时, 非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。
基于VHDL 语言的数字锁相环设计，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。
该方法可以在不修改硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同用户的需要。
基于FPGA的全数字锁相环的设计
基于FPGA的全数字锁相环的设计l 前言锁相环(PLL)的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调．时钟同步，倍频，频率综合等都应用到了锁相环技术。
随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统SOC。
因此，可以把全数字锁相环路(ADPLL)作为一个功能模块嵌入SOC，构成片内锁相环。
这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范嗣中全数字锁相环(ADPLL)的设计方法，并进行仿真和实践验证。
2 ADPLL 的结构及工作原理图1 给出全数字锁相环(ADPLL)的基本结构。
主要由数字鉴相器DPD，数字环路滤波器DLF，数控振荡器DC0，分频器4 部分组成，其中心频率为fc。
DPLL 是一种通过相位反馈来控制系统的电路结构。
根据输入信号Fin 和本地时钟输出信号Fout 之间的相位误差信号送入数字环路滤波器，并对相对误差进行平滑滤波，生成控制信号carry 和bor―row，数字振荡器根据控制信号调节反馈，使输出信号Fout 的相位逐渐跟踪输入信号Fin 的相位，最终达到锁定。
3 ADPLL 各模块的功能和具体实现方法3．1 数字鉴相器常用的鉴相器有2 种类型：异或门(X0R)鉴相器和边沿控制鉴相器(ECPD)，设计中采用异或门鉴相器。
异或门鉴相器用于比较输入信号Fin 和输出信号Fout 之间的相位差，并输出误差信号Dout，Dout 作为计数的方向信号输入给下一级。
3．2 数字环路滤波器数字环路滤波器(DLF)由一个模值为变量K 的可逆计数器来实现。
其作用首先用于消除数字鉴相器输出的相位误差信号Dout 中的高频分量，保证锁相环路性能的稳定性和准确性：其次K 变模计数器再根据鉴相器的相位误差。
数字锁相环设计
引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
一种锁定相位编程可调全数字锁相环设计
一种锁定相位编程可调全数字锁相环设计一种锁定相位编程可调全数字锁相环设计1 引言锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。
目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。
全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。
经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器4部分组成。
在输入信号频率稳定条件下，锁相环锁定时输出信号与输入信号正交。
在通信和其他很多应用领域，不仅需要输出信号与输入信号保持正交关系，有时也需要他们保持某些特定的相位差。
本文在经典结构基础上稍做改进，提出了一种输出信号与输入信号的锁定相位编程可调的全数字锁相环路的设计。
经过计算机仿真分析、FPGA实现及板级系统实验，证明了系统的可行性和可靠性。
2 经典数字锁相环路结构及工作原理图1示出了采用异或门鉴相器的经典数字锁相环路的结构框图。
各个模块的结构和功能如下：2.1 异或门鉴相器异或门鉴相器将锁相环路输入信号Fin与输出信号Fout做减法，输出相位差Se作为K模可逆计数器的计数方向信号。
当环路锁定时输出信号与输入信号稳定正交，Se是一占空比为50％的方波信号。
2.2 K模可逆计数器K模可逆计数器产生进位和借位脉冲并起到环路滤波的作用。
他由系统时钟Clk(频率M?0)控制对异或门鉴相器输出的相位差信号Se进行采样计数，当Se为低电平时做加计数，计数值达到预定模值K时输出进位脉冲inc同时计数器回零；当Se为高电平时做减计数，计数值为零时输出借位脉冲dec同时计数器置K。
当环路锁定Se是一占空比为50％的方波信号时，交替输出进位和借位脉冲。
计数器模值K的大小决定了环路进入锁定的时间，K值越大环路锁定时间越长。
2.3 脉冲加减控制器和N分频器脉冲加减控制器实现数字压控振荡器的功能。
全数字锁相环的设1
全数字锁相环的设计摘要：在FPGA片内实现全数字锁相环用途极广。
本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。
关键词：全数字锁相环数字环路滤波器数字单稳态振荡器1 引言数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。
随着集成电路技术的发展,不仅能够制成频率较高的单片集成锁相环路,而且可以把整个系统集成到一个芯片上去。
在基于FPGA的通信电路中,可以把全数字锁相环路作为一个功能模块嵌入FPGA中,构成片内锁相环。
锁相环是一个相位误差控制系统。
它比较输入信号和振荡器输出信号之间的相位差,从而产生误差控制信号来调整振荡器的频率,以达到与输入信号同频同相。
所谓全数字锁相环路(DPLL)就是环路部件全部数字化,采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路,其组成框图见图1示。
当锁相环中的鉴相器与数控振荡器选定后,锁相环的性能很大程度依赖于数字环路滤波器的参数设置。
2 K计数器的参数设置74297中的环路滤波器采用了K计数器。
其功能就是对相位误差序列计数即滤波,并输出相应的进位脉冲或是借位脉冲,来调整I/D数控振荡器输出信号的相位（或频率）,从而实现相位控制和锁定。
K计数器中K值的选取需要由四根控制线来进行控制,模值是2的N次幂。
在锁相环路同步的状态下,鉴相器既没有超前脉冲也没有滞后脉冲输出,所以K计数器通常是没有输出的;这就大大减少了由噪声引起的对锁相环路的误控作用。
也就是说,K计数器作为滤波器,有效地滤除了噪声对环路的干扰作用。
显然,设计中适当选取K值是很重要的。
K值取得大,对抑止噪声有利（因为K值大,计数器对少量的噪声干扰不可能计满,所以不会有进位或借位脉冲输出）,但这样捕捉带变小,而且加大了环路进入锁定状态的时间。
基于VHDL的全数字锁相环的设计
目录第一章绪论 (1)1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 (1)1.2锁相环（PLL） (1)1.2.1锁相环的发展及应用 (1)1.2.2锁相环的分类与特点 (2)1.2.3锁相环的优点 (3)1.3全数字锁相环的现状及发展 (3)1.4本论文的研究内容 (4)第二章全数字锁相环的开发系统 (5)2.1EDA技术简介 (5)2.1.1EDA的发展 (5)2.1.2EDA技术的主要内容 (5)2.1.3EDA技术的基本特征及特点 (5)2.1.4EDA设计工具 (6)2.2现场可编程门阵列（FPGA） (6)2.3硬件设计语言－VHDL (6)2.3.1VHDL语言简介 (6)2.3.2VHDL语言的特点 (7)2.4软件开发工具－MAX＋plus II (8)2.4.1MAX+PLUSⅡ概述 (8)2.4.2Max+plusⅡ功能简介 (9)2.4.3Max+plusⅡ设计流程 (11)2.5实验开发系统 (12)第三章设计总体规划 (13)3.1整体方案 (13)3.2关于全数字锁相环设计的几种方案 (13)3.3设计分工 (16)3.3.1模块划分 (16)第四章基于VHDL的全数字锁相环的设计 (17)4.1全数字锁相环的介绍 (17)4.2ADPLL结构及工作原理 (17)4.3全数字锁相环模块介绍 (18)4.4全数字锁相环的VHDL设计 (18)4.4.1全数字锁相环的基本结构框图 (18)4.4.2全数字锁相环各模块原理及子程序设计 (19)4.4.3总体模块、仿真及体统性能分析 (23)第五章总结 (28)致谢 (29)参考文献 (30)第一章绪论1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程锁相环从30年代开始发展，1932年，De Bellescize实现了第一个PLL，这个法国工程师称该发明为“相关通信”（coherent conmmunication）。
全数字锁相环设计 (1)
二、原理
1、锁相法
位同步锁相法的基本原理与载波同步的类似， 在接收端利用鉴相器比较接受 码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后） ，鉴相 器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。 前 面介绍的滤波法中的窄带滤波器可以是简单的单调谐回路或晶体滤波器， 也可以 是锁相环路。 我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类 是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法； 另 有一类锁相环位同步法是采用高稳定度的振荡器（信号钟） ，从鉴相器所获得的 与同步误差成比例的误差信号不是直接用于调整振荡器， 而是通过一个控制器在 信号钟输出的脉冲序列中附加或扣除一个或几个脉冲， 这样同样可以调整加到减 相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电
ΔT=|T1-T2|=
F F 1 1 F 2 1 2 F1 F2 F2 F1 F0
式中，F0 为收发两端固有码元重复频率的几何平均值， 且有
T0
1 F0
由式（11.3 - 8）可得
F F0|T1-T2|= F0
再由式（11.3 - 9） ，上式可写为
T1 T2 T0
F F0
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全数字锁相环设计
除（或添加）脉冲。 分频器：一个计数器，每当控制器输出 n 个脉冲时，它就输出一个脉冲。 控 制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。 这种 相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为 T0，相应的 相位最小调整量为Δ=2πT0/T=2π/n。 相位比较器： 接收脉冲序列与位同步信号进行相位比较， 以判别位同步信号 究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。 位同步数字环的工作过程简述如下： 由高稳定晶体振荡器产生的信号， 经 整形后得到周期为 T0 和相位差 T0/2 的两个脉冲序列， 如图 11 - 17(a)、(b)所示。 脉冲序列(a)通过常开门、或门并经 n 次分频后，输出本地位同步信号，如图 11 17(c)。 为了与发端时钟同步， 分频器输出与接收到的码元序列同时加到相位比较 器进行比相。如果两者完全同步， 此时相位比较器没有误差信号，本地位同步 信号作为同步时钟。如果本地位同步信号相位超前于接收码元序列时，相位比较 器输出一个超前脉冲加到常开门（扣除门）的禁止端将其关闭， 扣除一个(a)路 脉冲(图 11 - 17(d))，使分频器输出脉冲的相位滞后 1/n 周期（360°/n） ，如图 11 - 17(e)所示。如果本地同步脉冲相位滞后于接收码元脉冲时，比相器输出一个滞 后脉冲去打开“常闭门（附加门） ” ，使脉冲序列(b)中的一个脉冲能通过此门及 或门。正因为两脉冲序列(a)和(b)相差半个周期， 所以脉冲序列(b)中的一个脉冲 能插到“常开门”输出脉冲序列(a)中(图 11 - 17(f))，使分频器输入端附加了一个 脉冲，于是分频器的输出相位就提前 1/n 周期， 如图 11 -17(g)所示。经过若干 次调整后， 使分频器输出的脉冲序列与接收码元序列达到同步的目的，即实现了 位同步。 根据接收码元基准相位的获得方法和相位比较器的结构不同， 位同步数字锁 相环又分微分整流型数字锁相环和同相正交积分型数字锁相环两种。 这两种环 路的区别仅仅是基准相位的获得方法和鉴相器的结构不同， 其他部分工作原理相 同。下面我们重点介绍鉴相器的具体构成及工作情况。
采用VHDL设计的全数字锁相环电路设计
采用VHDL设计的全数字锁相环电路设计叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。
0 引言全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。
从而具备可靠性高、工作稳定、调节方便等优点。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL 语言来设计专用芯片ASIC 和数字系统,而且可以把整个系统集成到一个芯片中,实现系统SOC ,构成片内锁相环。
下面介绍采用VHDL技术设计DPLL 的一种方案。
1 DPLL 的基本结构全数字锁相环结构框图如图1 所示, 由数字鉴相器、数字环路滤波器和数控振荡器3 部分组成。
'0') ;end if ;elseif cq > 0 then cq '0') ;end if ;end if ;end process ;process (en ,j ,cq ,k)beginif en = '1'thenif j = '0'thenf cq = k then cao1图4 变模可逆计数器(取k = 24) 的仿真波形图2. 3 数控振荡器的设计数控振荡器由加/ 减脉冲控制器和除N 计数器组成的。
加/ 减脉冲控制器其实是一个增量—减量计数器式DCO。
它和环路滤波器连用。
如果在环路滤波器无进位、错位的时候,加/ 减脉冲控制器对时钟2NFo 进行二分频。
当加/ 减脉冲控制的增量输入端( I = 1) 输入一个进位脉冲时, 输出脉冲中通过该计数器内部加上一个时钟脉冲。
反之,当加/ 减脉冲控制的减量输入端( D = 1) 时输入一个借位脉冲输出脉冲中就减去一个时钟脉冲。
全数字锁相环的设计
全数字锁相环的设计锁相环(PLL)技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPL L)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/ A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。
这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。
DPLL结构及工作原理一阶DPLL的基本结构如图1所示。
主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
本设计中两个时钟使用相同的系统时钟信号。
图1 数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。
因此异或门鉴相器相位差极限为±90°。
异或门鉴相器工作波形如图2所示。
图2 异或门鉴相器在环路锁定及极限相位差下的波形K变模可逆计数器K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。
K变模可逆计数器根据相差信号Se来进行加减运算。
当Se为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。
基于FPGA的全数字锁相环的设计与实现
基于FPGA的全数字锁相环的设计与实现一、本文概述本论文聚焦于基于现场可编程门阵列（FieldProgrammable Gate Array, FPGA）技术设计与实现全数字锁相环（AllDigital PhaseLocked Loop, ADPLL）的研究工作。
全数字锁相环作为一种关键的信号处理模块，广泛应用于通信系统、雷达系统、高速数据采集、频率合成等领域，其性能直接影响到整个系统的稳定性和精度。
随着FPGA技术的发展，ADPLL在灵活性、集成度、可编程性及实时调整等方面展现出显著优势，成为现代电子系统中实现高精度频率合成与同步控制的理想选择。
本文旨在深入探讨基于FPGA平台构建全数字锁相环的理论基础、设计方案及关键技术，并通过实际工程实践验证其性能。
研究内容主要涵盖以下几个方面：理论背景与技术综述：对全数字锁相环的基本原理、组成结构以及工作模式进行全面阐述，对比分析其与传统模拟锁相环和混合信号锁相环的优缺点。
在此基础上，详细介绍FPGA技术的特点及其在ADPLL设计中的应用价值，为后续设计工作奠定理论基础。
系统架构与模块设计：详细阐述所设计的基于FPGA的全数字锁相环的整体架构，包括鉴相器（Phase Detector）、数字环路滤波器（Digital Loop Filter）、数控振荡器（Digitally Controlled Oscillator, DCO）等核心组件的设计思路与实现细节。
针对FPGA资源特性，优化各模块算法及硬件实现，确保其在有限逻辑资源下达到高性能指标。
关键算法与技术实现：探讨用于提升ADPLL性能的关键技术，如低噪声鉴相算法、快速锁定策略、频率牵引与抖动抑制技术等，并展示如何将其有效融入FPGA实现中。
同时，阐述如何利用FPGA的可编程特性实现实时参数调整与在线监控，增强系统的动态适应能力和故障诊断能力。
仿真验证与实验结果：通过高级硬件描述语言（HDL）对设计进行建模，并利用FPGA开发环境进行功能仿真与时序分析，验证设计的正确性和稳定性。
基于matlab的全数字锁相环的设计与实现
基于matlab的全数字锁相环的设计与实现
全数字锁相环在微型机控制系统中被广泛应用，它能够通过控制脉冲重复率来控制检测信号的角度位置。
本文介绍如何使用Matlab来设计，以及在实际系统中实现一个全数字锁相环。
界面及模型的设计
首先，我们使用Matlab建立一个简单的GUI界面，以实现设定各项参数，以及便于观察系统数据的功能。
该界面包括可控变量，输入和输出变量以及控制参数三个部分，根据系统具体要求调整不同变量的值，以获得最佳性能。
然后，根据硬件设备的特性和系统要求，我们在Matlab中建立一个可表达系统真实行为的模型，并调整参数，将GUI界面设置的参数映射到模型上，以得到期望的结果和性能。
其中，模型的构成包括：比较电路、相位比较器、滤波电路、激励采样电路、控制逻辑等。
硬件和固件的实现
接着，根据模型获得的参数，我们使用C语言在DSP或MCU上编写实时系统固件，以便实现基于模型的控制算法，实时调整检测信号的角度位置。
此外，基于硬件资源的限制，在设计过程中，可以根据实际需求和模型分析结果，采用软件/硬件混合的方法设计相应的功能，以降低系统硬件资源的占用。
仿真与验证
最后，我们使用Matlab作为仿真平台，对所设计的模型进行仿真分析，验证模型的正确性，确保模型的准确性与实时性。
实验结果表明，基于Matlab的全数字锁相环设计方法以及在实际系统中实现，基本上是可行的。
不仅可以满足系统检测信号角度位置的控制要求，还可以很好地保证系统性能和可靠性。
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全数字锁相环设计1全数字锁相环设计锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。
近年来，随着VLSI技术的发展,随着大规模、超高速集成电路的飞速发展,数字系统的集成度和逻辑速度越来越高,这使得数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。
数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。
随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。
在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。
锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
但是基本都是以模拟锁相环为基础。
60年代初随着数字通信系统的发展，出现数字锁相环其应用相当广泛，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。
数字锁相环也以其独特的优点在很多方面取代了模拟锁相环。
数字锁相环具有以下优点：广泛采用逻辑门电路，触发电路和其它数字电路，因而受干扰影响的可能性小；可靠性高便于集成化和小型化，避免了模拟锁相环的一些固有缺点。
锁相环路所以获得日益广泛的应用是因为它具有如下几个重要特性：◆跟踪特性。
在环路锁定状态下，一旦输入频率发生变化，压控振荡器立即响应这个变化，迅速跟踪输入频率，最终使输入与输出同步。
这种环路可用于锁相接收机。
◆滤波特性。
通过环路滤波器的作用，锁相环路具有窄带滤波特性，能够将混进输入信号中的噪声和杂散干扰滤除。
而且通带可以做的很窄，性能远远优于任何Lc、RC、石英晶体、陶瓷滤波器。
◆锁定状态无剩余频差存在。
正是由于锁相环的这一理想频率控制特性，使它在自动频率控制、频率合成技术等方面获得广泛的应用。
◆易于集成化。
组成环路的基本部件都易于采用模拟集成电路实现。
环路实现数字化之后，更易于采用数字集成电路。
集成锁相环的体积不断减小，成本不断降低，而可靠性却不断增强，用途也越来越多。
因此,研究能够嵌入系统芯片内的全数字锁相环,提高其环路的工作性能,具有十分重要的意义。
1锁相环概述我们所说的PLL，其实就是锁相环路，简称为锁相环。
锁相环路是一种反馈控制电路。
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力(微机控制)锁相环。
1.1模拟锁相环的基本结构及工作原理1.1.1模拟锁相环的基本结构锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。
模拟锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成Ud(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压Uc(t)，对振荡器输出信号的频率实施控制。
1.1.2模拟锁相环的工作原理锁相环其作用是使得电路上的时钟和某一外部时钟的相位同步。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板共享同一个采样时钟。
因此，所有各自的本地时基的相位都是同步的，从而采样时钟也是同步的。
因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
当压控振荡器的频率由于某种原因而发生变化时，必然引起相位的变化，该相位变化在鉴相器中与参考晶体的稳定相位相比较，使鉴相器输出一个与相位误差信号成比例的误差电压Ud，经过低通滤波器，取出其中缓慢变动数值，将压控振荡器的输出频率拉回到稳定的值上来，从而实现了相位负反馈控制。
锁相环的工作原理：a.压控振荡器的输出经过采集并分频；b.和基准信号同时输入鉴相器；c.鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；d.控制VCO，使它的频率改变；e.这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。
锁相环可以用来实现输出和输入两个信号之间的相位同步。
当没有基准(参考)输入信号时，环路滤波器的输出为零(或为某一固定值)。
这时，压控振荡器VCO按其固有频率fv进行自由振荡。
当有频率为fR的参考信号输入时，Ur和Uv同时加到鉴相器进行鉴相。
如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur和Uv的相位差成正比的误差电压Ud，再经过环路滤波器滤去Ud中的高频成分，输出一个控制电压Uc，Uc将使压控振荡器的频率fv(和相位)发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。
环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号(参考信号)之间只有一个固定的稳态相位差，而没有频差存在。
这时我们就称环路已被锁定。
环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。
锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。
1.2全数字锁相环基本结构及工作原理1.2.1全数字锁相环的基本结构随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。
数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。
所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。
数字锁相环的优点是电路最简单有效,可采用没有压控的晶振,降低了成本,提高了晶振的稳定性。
但缺点是和模拟锁相环一样,一旦失去基准频率,输出频率立刻跳回振荡器本身的频率；另外还有一个缺点,就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。
随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。
由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。
锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称PLL)。
全数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。
其中可逆计数器及N分频器的时钟由外部晶振提供。
不用VCO，可大大减轻温度及电源电压变化对环路的影响。
同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。
一阶全数字锁相环的基本结构如图所示。
主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
本设计中两个时钟使用相同的系统时钟信号。
1.2.2全数字锁相环的工作原理当环路失锁时，异或门鉴相器比较输入信号(fin)和输出信号(fout)之间的相位差异，并产生K变模可逆计数器的计数方向控制信号(dnup)；K变模可逆计数器根据计数方向控制信号(dnup)调整计数值，dnup为高进行减计数，并当计数值到达0时，输出借位脉冲信号(borrow)；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号(carryo)；脉冲加减电路则根据进位脉冲信号(carryo)和借位脉冲信号(borrow)在电路输出信号(idout)中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出se为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲输出carryo和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。