第6章 寄存器与计数器

6.3
主要内容：
同步N进制计数器
22进制同步加计数器电路
22进制同步减计数器电路 23进制同步加计数器电路 23进制同步减计数器电路 同步2n进制计数器电路的构成方式
同步5进制加计数器电路
同步10进制加法计数器电路
6.3.1
同步n位二进制计数器
1.同步2位二进制计数器
一个由边沿D触发器构成的4位寄存器如下：
无论寄存器原来的内容是什么，只要时钟脉冲CP上升沿到来，则输入端的 数据D3D2D1D0立即被送到寄存器。 n1 n1 n1 n1
Q3 Q2 Q1 Q0
D3 D2 D1D0
真值表如下表所示 ：
6.1.2
移位寄存器
1. 移位寄存器的各种输入输出方式：
例6-6 74LS93的内部电路，采用下面两种不同的级联方式所构成的计数器有 何不同？
（1）计数脉冲从CPA输入，QA连接到CPB； （2）计数脉冲从CPB输入，QD连接到CPA； 解：上述两种级联方式所构成的计数器都是4位二进制计数器或十六进制 计数器。但计数器输出状态的高、低位构成方式不同：
对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输 出状态为QDQCQBQA； 对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其 输出状态为QAQDQCQB；
当QD QC QB 100时，D =0，则QB =0，保持原状态，可得QC 也保持0状态， Q 则J D QB QC 0，再一个CP 得QD =0，则计数器恢复到QD QC QB =000
（3）将二进制和五进制计数器级联可构成十进制计数器： 如果将QA与CPB相连，CPA作为计数脉冲输入端，如图（a）所示，则计数器的输出 端QD QC QB QA为8421BCD码十进制计数器。 如果将QD与CPA相连，CPB作计数脉冲输入端，如图（b）所示，则输出端QA QD QC QB为5421BCD码十进制计数器。
（d）第3个CP脉冲之后
（e）第4个CP脉冲之后
这样就完成了4位数据串行进入移位寄存器的过程，如果要使这4位数据 从Q3端串行输出，还需要4个移位脉冲的作用
例6-1 所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。设寄存 器的初始状态全为0。
3.并行输入/串行输出/并行输出移位寄存器
（2）当shift/load为高电平时，与门G1~G3被禁止，而门G4~G6被启动。这时各触发 （1）当为shift/load低电平时，与门G1~G3被启动，并行输入数据D0~D3被 器的输出作为相邻右边触发器的输入，即构成一个向右移位寄存器。在时钟脉冲 送到各触发器的输入端D上。当时钟脉冲到来后，并行输入数据D0~D3都 作用下，可从Q3端串行输出数据。 同时存储到各触发器中。这时可从各触发器输出端并行输出数据。
0 0 0
1
0 0
0
1 0
1 1
0
0 0 1
1
0 1 1
1 1
1
0
1
3.同步n位二进制计数器
根据上面介绍的同步2位进制及3位二进制计数器电路，同步n位二进制计 数器电路的构成具有一定的规律，可归纳如下： （a）同步n位二进制计数器由n个JK触发器组成；
（b）各个触发器之间采用级联方式，第一个触发器的输入信号J0＝K0＝1， 其它触发器的输入信号由计数方式决定。
2n进制异步减计数器电路
异步2n进制计数器电路的构成方法
异步3进制加计数器电路 异步6进制加计数器电路 异步非2n进制计数器电路的构成方法
计数器
能够对输入脉冲个数进行计数的电路称为计数器，一般将待计数的脉 冲作为计数器的CP脉冲。 计数器一般是由触发器级联构成的，按其工作方式可分为同步计数器 和异步计数器；按进位体制不同，可分为二进制计数器和非二进制计 数器；按计数数值增、减情况的不同，可分为加法计数器、减法计数 器和可逆计数器。
(1) CLR=1时异步清零，它为高电平有效。 (2) CLR=0（异步清零无效）、LD=0时异步置数。
(3) CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU 上升沿作用下，计数器按照8421BCD码进行递增计数：0000～1001。
(4) CLR=0，LD=1且加法时钟CPU＝1时，则在减法时钟CPD上升沿作用下，按照 8421BCD码进行递减计数：1001～0000。 (5) CLR=0，LD=1，且CPU＝1，CPD=1时，计数器输出状态保持不变。
0 1 0 1 0 0 1 1
可以看出，每输入一个计数脉冲，其输出状态按二进制递增，共输出4个不 同的状态，故称为同步2位二进制加法计数器。 注意：在不考虑触发器传输延迟的条件下，同步2位二进制加法计数器的输 出波形与异步2位二进制加法计数器的相同
2.同步3位二进制计数器
FF0：每来一个CP，Q0翻转一次 FF1：在每次Q0为1之后，再来一个CP， Q1就翻转一次，这种翻转发生在第 偶数个CP上；当Q0为0时，Q1保持不变 FF2：当Q0，Q1都为1之后，再来一个CP时，Q2就翻转一次，其它时间保持不 变
6.4.1
集成同步二进制计数器
以典型产品 74LS161为例，74LS161是十六进制加法计数器，利用它 可以构成小于十六的任意进制加法计数器。
① 异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将 立即被置零。
② 同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升 沿到来，则计数器输出端数据Q3～Q0等于计数器的预置端数据D3～D0。 ③ 加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲 上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为0000～1111。 该功能为它的最主要功能。 ④数据保持。当CLR=1、LD=1，且ET·EP=0时，无论有没有时钟脉冲，计数器 状态将保持不变。
例6-4 用74LS161构成十二进制加法计数器。
解：（1）反馈清零法
计数器一进入1100状态， 立即被清零，故1100状态 仅在瞬间出现，该状态不 属于稳定的计数状态，一 般称为“过度状态”，这 是异步清零的一个重要特 点。
（2）反馈置数法
可以选择它的16个计数 状态0000~1111中任意 12个状态作为十二进制 计数器的计数状态，如 选择0001~1100.
6.4.3 集成异步二进制计数器 （简单，自己看）
集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其 功能。典型产品是74LS93。
（1）触发器A为独立的1位二进制计数器； （2）触发器B、C、D三级为独立的3位二进制计数器（即八进制）； （3）将两者级联可构成4位二进制计数器（即十六进制）； (4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。 因此，74LS93实际上是一个二－八－十六进制异步加法计数器，采用反馈清零法可构 成小于十六的任意进制异步加法计数器。而构成小于八的任意进制计数器时，可以只 利用其独立的八进制计数器，也可利用级联后的十六进制计数器。
6.4.4 集成异步非二进制计数器
集成异步非二进制计数器同样是在基本异步计数器的基础上扩展而成。其典型产品 是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引 脚图如图。
由功能表可以看出，74LS90具有以下功能： （1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。即当 R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出立即被清零。 （2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当 S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出立即被置9 （1001）。
6.2.1 异步N进制计数器 1.异步2位二进制加计数器 (22 进制）
可以看出，每输入一个计数脉冲，其输出状态按二进制递增，共输出4个不 同的状态，故称为异步2位二进制加法计数器，也称为模4加法计数器。
模：指计数器顺序经过的状态个数，最大模是2n。
2.异步2位二进制减计数器（2)异步2n进制计数器由n个触发器组成，每个触发器均接成T′触发器。 (b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和 触发器的边沿触发方式（上升沿或下降沿）共同决定 。
6.2.2 异步非二进制计数器
1.异步3进制加计数器：以异步2位二进制加法计数器为基础构成，实现这 一点，必须使用带异步清零端的触发器
异步3进制加计数器输出波形：
0
1
0 1
0
0
0 0
2. 任意的异步非2n进制计数器的构成方式也与上述3进制计数器一样，即 采用“反馈清零”法。 例 异步6进制加计数器电路
如果是加法计数器则为： 如果是减法计数器则为：
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
6.4
例6-5 利用反馈置数法，用74LS192 构成七进制加法计数器。 （要求采用预置数据输入：0010） 解：74LS192在加计数模式下的状态转换图
由于异步置数存在“过渡过程”，因此要利用1000的下一个状态1001 产生置数低电平从而使计数器立即置数，置数信号LD消失后，74LS192 重新从0010开始新的计数周期。
（3）正常计数。当异步清零端和异步置9端都无效时，在计数脉冲下降沿 作用下，可进行二－五－十进制计数。
（4）保持不变。当异步清零端和异步置9端都无效，且CPA、CPB都为1时， 计数器输出保持不变。
74LS90的内部电路 （1）触发器A为独立的1位二进制计数器。 （2）触发器B、C、D三级为独立的3位五进制计数器，其计数状态范围为000～100。