FPGA实验报告

FPGA课程设计报告

专业班级： 13电信1班

学号： 130101011104

姓名：汪远通

指导老师：祝宏

实验日期：2015.11.27—2015.12.18

文华学院信息学部

多功能数字钟电路设计

一、设计题目

多功能数字钟电路的分层次设计7

二、设计要求技术指标

设计一个具有时、分、秒计时的电子钟电路，按24小时制计时。

三、设计分析

在设计一个比较复杂的数字电路或系统时，通常采用自上而下和自下而上的设计方法。在自上而下设计中，先定义顶层模块，然后再定义顶层模块中用到的子模块。而在自下而上设计中，底层的各个子模块首先被确定下来，然后将这些子模块组合起来构成顶层模块。将电路分为不同层次和多个模块分别进行设计，然后将这些模块组合起来实现电路逻辑功能，这种方法通常被称为分层次的电路设计。

工作原理：振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数

器进位，分计数器计满60后向小时计数器进位，小时计数器按照24进制规律计数。计数器的输出送译码显示电路，即可显示出数码（时间）。计时出现误差时可以用校时电路进行校时和校分。仿电台报时和定时闹钟为扩展电路，只有在计时主题电路正常运行的情况下才能进行功能扩展。

虚线框内的部分用Verilog HDL进行描述，然后用FPGA/CPLD 实现，译码显示电路用中规模IC实现，振荡器由集成电路定时器555与RC电路组成1kHz的多谐振荡器。

四、设计步骤

①多功能数字钟主体电路逻辑设计：

采用自下而上的设计方法，首先定义数字钟下层的各个模块，再调用这些模块组合成顶层的数字钟电路。

1.模24计数器的Verilog HDL设计

小时计数器的计数规律为00-01-…-09-10-11-…-22-23-00…，即在设计时要求小时计数器的个位和十位均按8421BCD码计数。

//文件名：counter24.v(BCD计数：0~23)

module counter24(CntH,CntL,nCR,EN,CP);

input CP,nCR,EN; //分别为计时脉冲CP、清0信号、nCR和使能信号EN output [3:0] CntH,CntL; //计时计数器的十位和个位输出信号

reg [3:0] CntH,CntL; //输出为8421BCD码

always @(posedge CP or negedgenCR)

begin

if(~nCR) {CntH,CntL}<=8'h00; //异步清零

else if (~EN) {CntH,CntL}<={CntH,CntL}; //对使能信号无效的处理

else if ((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3)))

{CntH,CntL}<=8'h00; //对小时计数器出错的处理

else if ((CntH==2)&&(CntL<3)) //进行20-23计数

beginCntH<=CntH; CntL<=CntL+1'b1;end

else if (CntL==9) //小时十位级的计数

beginCntH<=CntH+1'b1; CntL<=4'b0000;end

else //小时个位的计数

beginCntH<=CntH; CntL<=CntL+1'b1;end

end

endmodule

2.模60计数器的Verilog HDL设计

分和秒计数器的计数规律为00-01-…-09-10-11-…-58-59-00…，可见个位计数器从0~9计数，是一个十进制计数器；十位计数器则从0~5计数，是一个六进制计数器。设计时，可以先分别设计一个十进制计数器模块(counter8.v)和一个六进制计数器模块(counter6.v)，然后将这两个模块组合起来，构成六十进制计数器。

//counter60.v (BCD:00~59)

//六十进制计数器:调用十进制和六进制底层模块构成

module counter60(Cnt,nCR,EN,CP);

inputCP,nCR,EN;

output [7:0] Cnt; //模六十计数器的输出信号

wire [7:0] Cnt; //输出为8421BCD码

wire ENP; //计数器十位的使能信号(中间变量) counter10 UC0 (Cnt[3:0],nCR,EN,CP); //计数器的个位

counter6 UC1 (Cnt[7:4],nCR,ENP,CP); //计数器的十位

assign ENP=(Cnt[3:0]==4'h9); //产生计数器十位的使能信号endmodule

//counter10.v (BCD:0~9)

module counter10(Q,nCR,EN,CP);

inputCP,nCR,EN;

output [3:0] Q;

reg [3:0] Q;

always @ (posedge CP or negedgenCR)

begin

if (~nCR) Q<=4'b0000; //nCR=0,计数器被异步清零

else if (~EN) Q<=Q; //EN=0，暂停计数

else if (Q==4'b1001) Q<=4'b0000;

else Q<=Q+1'b1; //计数器增1计数

end

endmodule

//counter6.v （BCD：0~5）

module counter6(Q,nCR,EN,CP);

inputCP,nCR,EN;

output [3:0] Q;

reg [3:0] Q;