组合逻辑电路(半加器全加器及逻辑运算) 实验报告

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实验二组合逻辑电路实验(半加器、全加器)教材

1 实验目的 2 实验设备 3 实验内容与步骤
掌握验证学会
实验目的
组合逻辑电路的功能测试
数法半字加电器路和实全验加箱器及的示逻波辑器功的能使用方二进制数的运算规律
实验设备
序号名称
型号与规格数量
1 数字电路实验箱
THD-1
1
2 二输入四与非门
74LS00
3
3 二输入四异或门
74LS86
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输出
Y1
Y2
（1）按上图接线（注意数字编号与芯片管脚编号对应）（2）写出Y2的逻辑表达式并化简。（3）图中A、B、C接实验箱下方的逻辑开关，Y1，Y2接实验箱上方的电平显示发光管。（4）按表格要求，拨动开关，改变A、B、C输入的状态，填表写出Y1，Y2的输出状态。（5）将运算结果与实验结果进行比较。
输入
Ai
Bi
Ci-1
0
0
0
输出
Si
Ci
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
认真复习，加强练习，巩固成果，学以致用！
Goodbye!
实验步骤
1、检查芯片完好
每个小组在数字电路试验箱上找到本次实验所需要的芯片，并查看芯片形状是否完好，芯片管脚有没有插牢。
2、查看数字电路实验箱
74LS86
74LS00
3、了解芯片
芯片管脚示意图

《数字逻辑》实验组合逻辑电路实验

《数字逻辑》实验组合逻辑电路实验组合逻辑电路实验一一、实验目的1、熟悉半加器、全加器的实验原理，学习电路的连接；2、了解基本74LS系列器件（74LS04、00、32）的性能；3、对实验结果进行分析，得到更为优化的实验方案。

二、实验内容1、按照实验原理图连接电路。

2、实验仪器：74LS系列的芯片、导线。

实验箱内的左侧提供了插放芯片的地方，右侧有控制运行方式的开关KC0、KC1及KC2。

其中KC1用来选择实验序号。

序号为0时，手动进行。

自动运行时按加、减选择所做实验的序号。

试验箱内有分别用于手动和自动实验的输入的控制开关Kn和Sn。

3、三、实验原理实验原理图如下：四、实验结果及分析1、将实验结果填入表1-11-1 表2、实验结果分析由实验结果可得半加和：Hi=Ai⊕Bi 进位：Ci=AiBi则直接可以用异或门和与门来实现半加器，减少门的个数和级数，提高实验效率。

实验二全加器一、实验目的1、掌握全加器的实验原理，用简单的与、或非门来实现全加器的功能。

2、分析实验结果，得到全加器的全加和和进位的逻辑表达式，根据表达式用78LS138和与、或、非门来实现全加器。

二、实验内容同半加器的实验，先采用手动方式，再用自动方式。

用自动方式时选实验序号2。

三、实验原理四、实验结果及其分析表1-2 2、实验结果分析从表1-2中的实验结果可以得到：Si=AiBiCi?1+AiBiCi?1+AiBiCi-1=Ai?Bi?Ci-1Ci=AiBi+AiCi-1+BiCi-1故Si=?m(1,2,4,7) Ci=?m(3,5,6,7)因此可用三—八译码器74LS138和与非门实现全加器，逻辑电路图如下：实验三三—八译码器与八—三编码器一、实验目的1、进一步了解译码器与编码器的工作原理，理解译码和编码是相反的过程。

2、在连接电路时，注意译码器74LS138和编码器74LS148使能端的有效级，知道两者的区别。

3、通过实验理解74LS148是优先权编码器。

实验报告组合逻辑电(3篇)

第1篇一、实验目的1. 理解组合逻辑电路的基本概念和组成原理；2. 掌握组合逻辑电路的设计方法；3. 学会使用逻辑门电路实现组合逻辑电路；4. 培养动手能力和分析问题、解决问题的能力。

二、实验原理组合逻辑电路是一种在任意时刻，其输出仅与该时刻的输入有关的逻辑电路。

其基本组成单元是逻辑门，包括与门、或门、非门、异或门等。

通过这些逻辑门可以实现各种组合逻辑功能。

三、实验器材1. 74LS00芯片（四路2输入与非门）；2. 74LS20芯片（四路2输入或门）；3. 74LS86芯片（四路2输入异或门）；4. 74LS32芯片（四路2输入或非门）；5. 逻辑电平转换器；6. 电源；7. 连接线；8. 实验板。

四、实验步骤1. 设计组合逻辑电路根据实验要求，设计一个组合逻辑电路，例如：设计一个3位奇偶校验电路。

2. 画出逻辑电路图根据设计要求，画出组合逻辑电路的逻辑图，并标注各个逻辑门的输入输出端口。

3. 搭建实验电路根据逻辑电路图，搭建实验电路。

将各个逻辑门按照电路图连接，并确保连接正确。

4. 测试电路功能使用逻辑电平转换器产生不同的输入信号，观察输出信号是否符合预期。

五、实验数据及分析1. 设计的3位奇偶校验电路逻辑图如下：```+--------+ +--------+ +--------+| | | | | || A1 |---| A2 |---| A3 || | | | | |+--------+ +--------+ +--------+| | || | || | |+-------+-------+||v+--------+| || F || |+--------+```2. 实验电路搭建及测试根据逻辑电路图，搭建实验电路，并使用逻辑电平转换器产生不同的输入信号（A1、A2、A3），观察输出信号F是否符合预期。

（1）当A1=0，A2=0，A3=0时，F=0，符合预期；（2）当A1=0，A2=0，A3=1时，F=1，符合预期；（3）当A1=0，A2=1，A3=0时，F=1，符合预期；（4）当A1=0，A2=1，A3=1时，F=0，符合预期；（5）当A1=1，A2=0，A3=0时，F=1，符合预期；（6）当A1=1，A2=0，A3=1时，F=0，符合预期；（7）当A1=1，A2=1，A3=0时，F=0，符合预期；（8）当A1=1，A2=1，A3=1时，F=1，符合预期。

半加器全加器的工作原理和设计方法实验报告

一、实验目的1、学习和掌握半加器全加器的工作原理和设计方法。

2、熟悉EDA工具Quartus II的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

3、掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法，掌握层次化设计方法。

4、掌握半加器、全加器采用不同的描述方法。

二、实验内容1、完成半加器全加器的设计，包括原理图输入，编译、综合、适配、仿真等。

并将半加器电路设置成一个硬件符号入库2、建立更高层次的原理图设计，利用1位半加器构成1位全加器，并完成编译、综合、适配、仿真并硬件测试3、采用图形输入法设计1位加法器分别采用图形输入和文本输入方法，设计全加器4、实验报告：详细叙述1位全加法器的设计流程，给出各层次的原理图及其对应的仿真波形图，给出加法器的上时序分析情况，最后给出硬件测试流程和结果。

三、实验步骤1、建立一个Project。

2、编辑一个VHDL程序，要求用VHDL结构描述的方法设计一个半加器3、对该VHDL程序进行编译，修改错误。

4、建立一个波形文件。

（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真四、实验现象任务1：半加器真值表描述方法代码如下：半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路S=A B+A B CO=AB代码如下:LIBRARY IEEE; --行为描述半加器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder ISPORT(a,b:IN STD_LOGIC; so,co:OUT STD_LOGIC); END h_adder;Architecture FH1 OF h_adder ISSignal abc:STD_LOGIC_vector(1 downto 0); Beginabc<=a&b; --并 Process(abc) --进程 begincase abc isWHEN "00"=>SO<='0';CO<='0'; WHEN "01"=>SO<='1';CO<='0'; WHEN "10"=>SO<='1';CO<='0'; WHEN "11"=>SO<='0';CO<='1'; WHEN OTHERS =>NULL; END CASE; END PROCESS;END ARCHITECTURE FH1; 结果如下：逻辑图任务2：二进制加法运算规则描述代码如下：LIBRARY IEEE;--行为描述(抽象描述结构体的功能) USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder2 is --半加器PORT(A,B:IN STD_LOGIC;S,C0:OUT STD_LOGIC);END h_adder2;ARCHITECTURE be_half_adder OF h_adder2 IS BEGINPROCESS(A,B)BEGINIF(A='0' AND B='0') THEN S<='0';C0<='0';ELSIF(A='0' AND B='1') THENS<='1';C0<='0';ELSIF(A='1' AND B='0') THEN S<='1';C0<='0'; ELSES<='0';C0<='1';END IF;END PROCESS;END be_half_adder;结果如下：任务3：按逻辑表达式设计代码如下：LIBRARY IEEE; --行为描述半加器（按逻辑表达式）USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder3 ISPORT(a,b:IN STD_LOGIC;so,co:OUT STD_LOGIC);END h_adder3;Architecture FH1 OF h_adder3 ISBeginso<=a XOR b ;co<=a AND b;END ARCHITECTURE FH1;结果如下：任务4：用基本单元电路与或非描述半加器代码如下：library IEEE;use IEEE.STD_LOGIC_1164.all;entity h_adder4 isport(a:in STD_LOGIC;b:in STD_LOGIC;sum:out STD_LOGIC;co:out STD_LOGIC );end h_adder4;architecture ch4 of h_adder4 issignal c,d:std_logic;beginc<=a or b;d<=a nand b;co<=not d;sum<=c and d;end architecture ch4;结果如下：任务5 ：结构描述代码如下：--h_adder5LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder5 ISPORT(A,B:IN STD_LOGIC;co,s: OUT STD_LOGIC);END ENTITY h_adder5;ARCHITECTURE mix OF h_adder5 IS COMPONENT xor21 ISPORT(i0,i1:IN STD_LOGIC;q:OUT STD_LOGIC);END COMPONENT;BEGINco<=A AND B;u1: xor21 PORT MAP(i0=>A,i1=>B,q=>s); --例化END ARCHITECTURE mix;--xor21--half_adder半加器,结构描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor21 ISPORT(i0,i1:IN STD_LOGIC;q: OUT STD_LOGIC);END ENTITY xor21;ARCHITECTURE behav OF xor21 ISBEGINq<=i0 XOR i1;END ARCHITECTURE behav;结果如下：五、实验体会通过这次实验，复习了VHDL语言的应用，通过五种不同的方式，进行半加器的设计，加深了对半加器的理解，及对五种方法的运用，真值表描述方法、二进制加法运算规则描述、按逻辑表达式设计、用基本单元电路与或非描述半加器、结构描述。

实验二组合逻辑电路实验半加器全加器

5、记录实验结果（三）
3.全加器组合电路的逻辑功能测试AiBiFra bibliotekCi-1
Y
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Z
X1
X2
X3
Si
Ci
5、记录实验结果（四）
FABACBC
自己设计实现逻辑函数，给出逻辑电路连接图，并连接调试。
5、记录实验结果（选做）
（1）画出用异或门、或非门和与非门实现全加器的逻辑电路图，写出逻辑表达式。（2）找出异或门、或非门和与非门器件，按自己设计画出的电路图接线，注意：接线时,或非门中不用的输入端应该接地。与非门中不用的输入端应该接VCC。（3）当输入端Ai Bi Ci-1为下列情况时，测量Si和Ci的逻辑状态并填入表格中
输入
Ai
Bi
Ci-1
0
0
0
输出
Si
Ci
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
认真复习，加强练习，巩固成果，学以致用！
Goodbye!
5、记录实验结果（二）
2.用异或门（74LS86）和与非门（74LS00）组成的半加器电路
输入
A
B
0
0
0
1
1
0
1
1
输出
Y
Z
（1）在数字电路实验箱上插入异或门和与非门芯片。输入端A、B接逻辑开关，Y，Z接电平显示发光管。（2）按表格要求，拨动开关，改变A、B输入的状态，填表写出y、z的输出状态，并根据真值表写出y、z逻辑表达式。

实验五半加器和全加器

实验五半加器和全加器实验五半加器和全加器一、实验目的1(掌握组合逻辑电路的分析和设计方法。

2(验证半加器、全加器、奇偶校验器的逻辑功能。

二、实验原理使用中、小规模集成门电路分析和设计组合逻辑电路是数字逻辑电路的任务之一。

本实验中有全加器的逻辑功能的测试，又有半加器、全加器的逻辑设计。

通过实验要求熟练掌握组合逻辑电路的分析和设计方法。

实验中使用的二输入端四异或门的电路型号为74LS86，四位二进制全加器的型号为74LS83A，其外引线排列及逻辑图如下:14 13 12 11 10 9 8VCC=1 =174LS86=1 =1GND1 2 3 4 5 6 774LS86引脚排列16 15 14 13 12 11 10 9C C GND B AΣ 44011 BΣ4174LS83AA 2A Σ AB V Σ B 4333CC221 2 3 4 5 6 7 874LS83引脚排列74LS83A是一个内部超前进位的高速四位二进制串行进位全加器，它接收两个四位二进制数(A~A，B~B)，和一个进位输入(C)，并对每一位产生二进制和14140 (Σ~Σ)输出，还有从最高有效位(第四位)产生的进位输出(C)。

该组件有144越过所有四个位产生内部超前进位的特点，提高了运算速度。

另外不需要对逻辑电平反相，就可以实现循环进位。

三、实验仪器和器件1(实验仪器(1)DZX-2B型电子学综合实验装置(2)万用表(MF47型)2(器件(1)74LS00(二输入端四与非门)(2)74LS86(二输入端四异或门)(3)74LS83(四位二进制全加器)(4)74LS54(双二双三输入端与或非门)四、实验内容1(设计用纯与非门组成的半加器，分析、验证其逻辑功能;解:?根据设计任务列出真值表输入输出A B Y C0 0 0 00 1 1 01 0 1 01 1 0 1?根据真值表写出逻辑表达式C=AB Y,AB，AB?对逻辑表达式进行化简Y =A?B C=AB?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B= C=AB,AB AAB,BAB?根据整理后的逻辑表达式画出逻辑图? Y2 & 接A 逻=AB Y? 辑1& & YY 1 接电Y=A AB 电2平 ? B 平& Y=B AB ?3 Y3 显Y=A?B 示 ? & C=AB C图5-1 半加器设计参考图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-1’(验证) 表5-1(分析)输入输出输入逐级输出Y B C B A B Y C A B YYYY C 1 2 3A 0 1 A 0 1 0 0 0 0 0 0 1 1 1 0 00 0 1 0 0 0 0 1 1 0 0 1 1 1 0 1 01 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 01 1 0 1 1 1 0 1 1 0 1 卡诺图Y= A?B C=AB 2(设计用异或门组成半加器，并测试其逻辑功能; 解:???步骤同上?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式Y =A?B C= AB,AB?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-2输入输出接接=1 A Y ? 逻电A B Y C 辑平显电0 0 0 0 平示 B ? C ? & & 0 1 1 0 图5-2测量由异或门组成的半加器的逻辑功能 1 0 1 01 1 0 12(设计用74LS54、74LS86、74LS00组成全加器，并测试其逻辑功能;解:?根据设计任务列出真值表输入输出 ?根据真值表写出逻辑表达式 Y C A B C 00 0 0 0 0 Y,ABC，ABC，ABC，ABC00000 1 0 1 0C,ABC，ABC，ABC，ABC00001 0 0 1 01 1 0 0 1 ?对逻辑表达式进行化简0 0 1 1 0，，，，，，，，Y,AB，ABC，AB，ABC,A,BC，A,BC0 1 1 0 1 00001 0 1 0 1 ，，，，，，,A,BC，A,BC,A,B,C0001 1 1 1 1，，，，，，C,ABC，C，AB，ABC,AB，A,BC0000?根据所用逻辑门的类型将化简后的逻辑表达式整理成符合要求的形式，， Y,A,B,C0，， C,AB，A,BC0?根据整理后的逻辑表达式画出逻辑图?根据逻辑图装接实验电路，测试其逻辑功能并加以修正表5-3接电平显示 C 输入输出 Y A B CY C 074LS00 & 0 0 0 0 0 ? 0 1 0 1 0 ?1 0 0 1 0 ?1 =1 =11 1 0 0 1 & & & & 0 0 1 1 0 1/2 74LS860 1 1 0 1 ? ? ? ? ? ? ? 1 0 1 0 1 ? A B C0 1 1 1 1 1 74LS54 接逻辑电平图5-34(分析四位二进制全加器74LS83A的逻辑功能;接电平显示Σ Σ Σ Σ 4321接接电“0” CC4 0 FAFAFAFA4 3 2 1 平或显“1” ? ? 示 ? ?74LS83A A/AA/AB/BB/B24 13 24 24接逻辑电平图5-4 分析四位二进制全加器74LS83A的逻辑功能表5-4输出输入C=0 C=1 00B/BA/A B/B A/A ΣΣΣΣCΣΣΣΣC24 2413131 2 3 4 4 1 2 3 4 4 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 10 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 0 1 0 11 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 00 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 01 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1*5(用加法器74LS83A实现BCD码和余三码之间的相互转换。

实验二、组合逻辑电路设计(半加器、全加器)

实验二组合逻辑电路设计（半加器、全加器）一、半加器.说明：其中A为加数，B为被加数，Y为A、B的和与它们同位的部分，Z为它们的和中向高位的进位部分。

真值表如图示：Array其逻辑函数式为：Y=A’B+AB’Z=AB如果用74ls138做半加器。

图为74LS138的真值表：由真值表得：由Y=A’B+AB’=m1+m2=(m1’.m2’)’Z=AB=(m3’)’二、全加器说明：其中A 为加数，B 为被加数，C 为低位向高位的进位， Y 为A 、B 得和与他们同位部分，Z 为它们的和中向高位的进位部分。

真值表如图示：由表得：Y=A ’BC ’+AB ’C ’+A ’B ’C+ABC =m 2+m 4+m 1+m 7= (m 2’·m 4’·m 1’·m 7’)’Z=ABC ’+A ’BC+AB ’C+ABC =m 6+m 3+m 5+m 7=(m 6’·m 3’·m 5’·m 7’)’1、若用与非门、反相器、异或门做，由卡洛图得Z 。

Z 有： Z=AB+BC+AC=((((AB)’(BC)’)’)’(AC)’)’Z 逻辑函数图为：若不用卡洛图化简：则：Z= ABC ’+A ’BC+AB ’C+ABC=AB(C ’+C)+C(A ⊕B) =((AB)’·(C(A ⊕B))’)’ 逻辑函数图为：2、由于Y用卡洛图无法化简，即已为最简，但没有三输入与非门只有二输入的。

故Y化简为：Y=A’BC’+AB’C’+A’B’C+ABC=C’(A⊕B)+C(A⊙B)=(( C’(A⊕B))’·(C(A⊙B)’)’Y的逻辑图为：用与非门做若用74LS138做：Y的逻辑函数式及测试真值表为如图：Z的逻辑函数表达式及测试真值表如图示：。

实验二组合逻辑电路实验(半加器、全加器)

1 实验目的 2 实验设备 3 实验内容与步骤
掌握验证学会
实验目的
组合逻辑电路的功能测试
数法半字加电器路和实全验加箱器及的示逻波辑器功的能使用方二进制数的运算规律
实验设备
序号名称
型号与规格数量
1 数字电路实验箱
THD-1
1
2 二输入四与非门
74LS00
3
3 二输入四异或门
74LS86
0
0
1
0
1
1
1
0
1
1
1
输出
Y1
Y2
（1）按上图接线（注意数字编号与芯片管脚编号对应）（2）写出Y2的逻辑表达式并化简。（3）图中A、B、C接实验箱下方的逻辑开关，Y1，Y2接实验箱上方的电平显示发光管。（4）按表格要求，拨动开关，改变A、B、C输入的状态，填表写出Y1，Y2的输出状态。（5）将运算结果与实验结果进行比较。
输入
Ai
Bi
Ci-1
0
0
0
输出
Si
Ci
0
0
1
0
1
0
0
1
1
1
0
0
1
0
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1
认真复习，加强练习，巩固成果，学以致用！
Goodbye!
每个小组在数字电路试验箱上找到本次实验所需要的芯片，并查看芯片形状是否完好，芯片管脚有没有插牢。
2、查看数字电路实验箱
74LS86
74LS00
3、了解芯片
芯片管脚示意图
4、实验内容与结果(一)
1.组合逻辑电路功能测试（选用芯片74LS00）

组合逻辑电路(半加器全加器及逻辑运算)实验报告

《数字电路与逻辑设计实验》实验报告实验名称：组合逻辑电路(半加器全加器及逻辑运算)实验器材（芯片类型及数量）7400 二输入端四与非门，7486 二输入端四异或门，7454 四组输入与或非门一、实验原理1、组合逻辑电路的分析方法：（1）从输入到输出，逐步获取逻辑表达式（2）简化逻辑表达式（3）填写真值表（4）通过真值表总结出该电路的功能（5）选择芯片型号，绘制电路图，测试并验证之前的分析是否正确2、组合逻辑电路的设计方法：（1）根据实际逻辑问题的因果关系，定义输入输出变量的逻辑状态（2）根据设计要求，按逻辑功能列出真值表，填写卡诺图（3）通过卡诺图或真值表得到逻辑表达式（4）根据逻辑方程式画出图表，进行功能试验二、实验内容及原理图1、完成与非门、异或门、与或非门逻辑功能测试。

2、测试由异或门和与非门组成的半加器的逻辑功能。

根据半加器的逻辑表达式可知，半加器和位Y是A、B的异或而进位Z是A、B相与，故半加器可用一个继承异或门和两个与非门构成如图2.1。

AYBZ图2.1 半加器电路结构图（1）按照图2.1完成电路连接。

（2）按照表2.1改变A 、B 状态，并填表。

3、测试全加器的逻辑功能。

SiG9CiA iB iC i-1图2.2 全加器电路结构图（1）写出图2.2的逻辑功能表达式（Y S i C i ） Y = Ai ⊕ Bi Si = Ai ⊕ Bi ⊕ Ci -1 Ci = AiBi + (Ai ⊕ Bi) Ci -1 （2）根据逻辑功能表达式列出真值表（3）按原理图选择与非门并接线测试，将结果记入表2.2。

4、用异或、与或非门和与非门实现全加器的逻辑功能。

全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。

（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。

Y = Ai ⊕ Bi Si = Ai ⊕ Bi ⊕ Ci -1 Ci = AiBi + (Ai ⊕ Bi) Ci -1（2）找出异或门、与或非门和与非门器件按自己画的图接线。

组合逻辑电路实验(半加器全加器及逻辑运算)

组合逻辑电路实验（半加器全加器及逻辑运算）一、实验目的1、掌握组合逻辑电路的功能测试。

2、验证半加器和全加器的逻辑功能。

3、学会二进制数的运算规律。

二、实验原理数字电路分为组合逻辑电路和时序逻辑电路两类。

任意时刻电路的输出信号仅取决于该时刻的输入信号，而与信号输入前电路所处的状态无关，这种电路叫做组合逻辑电路。

分析一个组合电路，一般从输出开始，逐级写出逻辑表达式，然后利用公式或卡诺图等方法进行化简，得到仅含有输入信号的最简输出逻辑函数表达式，由此得到该电路的逻辑功能。

两个一位二进制数相加，叫做半加，实现半加操作的电路称为半加器。

两个一位二进制数相加的真值表见表5-1，表中Si表示半加和，Ci表示向高位的进位，Ai、Bi表示两个加数。

表5-1 半加器真值表从二进制数加法的角度看，表中只考虑了两个加数本身，没有考虑低位来的进位，这也就是半加一词的由来。

由表5-1可直接写出半加器的逻辑表达式：、Ci=AiBi由逻辑表达式可知，半加器的半加和Si是Ai、Bi的异或，而进Si=AiBi AiBi位Ci 是Ai 、Bi 相与，故半加器可用一个集成异或门和一个与门组成。

两个同位的加数和来自低位的进位三者相加，这种加法运算就是全加，实现全加运算的电路叫做全加器。

如果用Ai 、Bi 分别表示A 、B 两个多位二进制数的第i 位，1i C -表示低位（第i-1位）来的进位，则根据全加运算的规则可列出真值表如表5-2。

表5-2 全加器的真值表利用卡诺图可求出Si 、Ci 的简化函数表达式：i i i i-1i i i i i i S =A B C C =(A B )C +A B ⊕⊕⊕可见，全加器可用两个异或门和一个与或门组成。

如果将数据表达式进行一些变换，半加器还可以用异或门、与非门等元器件组成多种形式的电路（见图5-2，图5-3）。

三、实验仪器及材料器件：74LS00 二输入端四与非门 3片 74LA86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片四、预习要求1、预习组合逻辑电路的分析方法。

半加器全加器的工作原理和设计方法实验报告

半加器全加器的工作原理和设计方法实验报告
一、实验目的
1、了解数字电路的基本运算电路，如半加器和全加器。

二、实验器材
集成电路IC：74LS86、74LS83A、定时器CD4017
三、实验原理
1、半加器
半加器的功能是对两个二进制位的加法进行部分运算，即进行逐位相加，得到次位的进位信号和本位的和信号，半加器的运算法则如下：
• 0+0=0，S=0，C=0
其中，S为和信号，C为进位信号。

半加器的逻辑电路图如图1所示：
其中，传输门XOR gate为异或门，SUM为和信号输出端，CARRY为进位信号输出端。

2、全加器
图2. 全加器逻辑电路图
四、实验内容
将集成电路74LS86的引脚定义为X1、X2、不连、SUM、CARRY，输入进位信号CARRY 为不连，依次连接如图3所示，将本位输入信号接到X1和X2引脚上，再将SUM和CARRY 引脚接到示波器上，调节示波器显示参数，观察和进位信号输出情况。

将全加器的电路图按照原理图进行布线，如图4所示：
五、实验结果
将X1和X2输入信号分别输入1和0，观察示波器上和进位信号输出情况如图5所示：
图5. 半加器实验结果
该结果表明，1+0=1，和信号S=1，进位信号C=0，符合半加器的逻辑运算法则。

3、实验验证了半加器和全加器的逻辑运算法则和逻辑电路设计方法。

组合电路研究实验报告(3篇)

第1篇一、实验目的1. 理解组合逻辑电路的基本原理和设计方法。

2. 掌握常用门电路的功能和特性。

3. 通过实验加深对组合逻辑电路分析和设计能力的培养。

4. 学习使用逻辑分析仪和示波器等实验设备。

二、实验原理组合逻辑电路是由逻辑门电路组成的，其输出仅取决于当前的输入，与电路的历史状态无关。

常见的组合逻辑电路有：半加器、全加器、编码器、译码器、多路选择器等。

三、实验器材1. 74LS00、74LS20等集成电路2. 逻辑分析仪3. 示波器4. 电源5. 逻辑探头6. 实验板四、实验内容及步骤1. 半加器实验（1）设计半加器电路，包括输入端A和B，输出端S和C。

（2）使用与非门和异或门搭建半加器电路。

（3）将输入端A和B接入逻辑探头，输出端S和C接入逻辑分析仪。

（4）通过逻辑分析仪观察半加器电路的输出波形，验证电路功能。

2. 全加器实验（1）设计全加器电路，包括输入端A、B和进位输入端Cin，输出端S和进位输出端Cout。

（2）使用与非门和异或门搭建全加器电路。

（3）将输入端A、B和进位输入端Cin接入逻辑探头，输出端S和进位输出端Cout接入逻辑分析仪。

（4）通过逻辑分析仪观察全加器电路的输出波形，验证电路功能。

3. 编码器实验（1）设计4-2编码器电路，包括输入端I0、I1、I2、I3和输出端Y0、Y1、Y2、Y3。

（2）使用与门和或门搭建4-2编码器电路。

（3）将输入端I0、I1、I2、I3接入逻辑探头，输出端Y0、Y1、Y2、Y3接入逻辑分析仪。

（4）通过逻辑分析仪观察编码器电路的输出波形，验证电路功能。

4. 译码器实验（1）设计2-4译码器电路，包括输入端I0、I1和输出端Y0、Y1、Y2、Y3。

（2）使用与门和或门搭建2-4译码器电路。

（3）将输入端I0、I1接入逻辑探头，输出端Y0、Y1、Y2、Y3接入逻辑分析仪。

（4）通过逻辑分析仪观察译码器电路的输出波形，验证电路功能。

5. 多路选择器实验（1）设计4选1多路选择器电路，包括输入端I0、I1、I2、I3和选择端S0、S1，输出端Y。

半加器和全加器实验报告

半加器和全加器实验报告数电实验报告半加全加器实验二半加/减器与全加/减器一、实验目的:(1)掌握全加器和半加器的逻辑功能。

(2)熟悉集成加法器的使用方法。

(3)了解算术运算电路的结构。

二、实验设备:1、74LS00(二输入端四与非门)2、74LS86(二输入端四异或门)3、数字电路实验箱、导线若干。

(74LS00引脚图)三、实验原理:两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。

A表示被加数，B表示加数，S表示半加和，Co 表示向高位的进位。

全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。

四、实验内容:用74LS00和74LS86实现半加器、全加器的逻辑电路功能。

(一)半加器、半减器M=0时实现半加，M=1时实现半减，真值表如下:(74LS86引脚图)(半加器图形符号)2、S?B?A?A?BC?B(A?M)(二)全加器、全减器S?A?B?Ci-1Ci?BCi-1?(M?A)(B?C)五、实验结果半加器:S?B?A?A?B C?B(A?M)全加器:S?A?B?Ci-1Ci?C1M?C2M其中C1?(A?B)Ci?1?AB，C2?(AB)Ci?1?AB为了方便，以下Ci?1用C表示CI?(AB?AB)CM?(AB?AB)CM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?(ABCM?ABCM?ABCM?ABCM ?BC?ABCM?ABCM?ABCM?ABCM?(M?A)(B?C)(BC)则Ci?BCi-1?(M?A)(B?C)六、心得体会本次实验做的是半加/减器和全加/减器两个电路，比上次实验复杂很多，因此充满了挑战性。

实验过程中，我认识到了在利用给定的电子元件进行实验设计来实现某一种或多种功能时，对电路的化简非常重要，而且要符合给定元件的限定条件，只有将电路化简成为能够与给定元件相符的情况下才能达到实验目的。

经典：2、组合逻辑电路(半加器全加器及逻辑运算)

2
实验二组合逻辑电路（半加器全加器及逻辑运算）
三、必须掌握的知识点 1、实验芯片介绍
3
实验二组合逻辑电路（半加器全加器及逻辑运算）
三、必须掌握的知识点
2、什么是组合逻辑电路
数字逻辑电路分为两大类： 1、组合逻辑电路； 2、时序逻辑电路。组合逻辑电路特点：电路当前得输出仅取决于当前的输入信号，输出信号随输入信号的变化而改变，与电路原来的状态无关，这种电路无记忆功能。这就是组合逻辑电路在逻辑功能上的共同特点。
请大家自觉遵守！谢谢！
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15
实验二组合逻辑电路（半加器全加器及逻辑运算）
3、测试全加器的逻辑功能
①写出以下电路的逻辑表达式；②根据表达式列出真值表；③根据真值表画逻辑函数的卡诺图；④连接电路，根据不同的输入状态，记录输出结果。
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实验二组合逻辑电路（半加器全加器及逻辑运算）
4、测试用异或、与或和非门组成的全加器
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实验二组合逻辑电路（半加器全加器及逻辑运算）
五、实验报告
1、整理实验数据、图表并对实验结果进行分析讨论。
2、总结组合逻辑电路的分析方法。
关于悬空的问题无论是TTL还是CMOS 多余或暂时不用的输入端不能悬空，可按以（1）与其它输入端并联使用。（2）将不用的输入端按照电路功能要求接电源或接地。比如将与门、与非门的多余输入端接电源，将或门、或非门的多余输入端接地。
SABCi +ABCi +ABCi +ABi C ABCi
Co AB+ABCi +ABCi
AB+(AB)Ci
A
AB ABCi S
A
S
B Ci
AB CO

组合逻辑电路设计实验报告

组合逻辑电路设计实验报告一、实验目的1、掌握组合逻辑电路的设计方法。

2、学会使用逻辑门实现给定的逻辑功能。

3、熟悉数字电路实验箱的使用方法。

二、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS00（四 2 输入与非门）、74LS04（六反相器）、74LS10（三 3 输入与非门）、74LS20（双 4 输入与非门）等。

3、导线若干三、实验原理组合逻辑电路是指在任何时刻，输出状态只取决于同一时刻输入信号的组合，而与电路以前的状态无关。

组合逻辑电路的设计可以通过真值表、逻辑表达式、逻辑图等步骤来完成。

首先，根据给定的逻辑问题，列出真值表。

然后，根据真值表写出逻辑表达式，并进行化简。

最后，根据化简后的逻辑表达式画出逻辑图，选择合适的芯片在实验箱上进行连接和测试。

四、实验内容1、设计一个半加器半加器有两个输入 A 和 B，两个输出 S（和）和 C（进位）。

列出真值表：｜ A ｜ B ｜ S ｜ C ｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜写出逻辑表达式：S ＝ A⊕B，C ＝ AB画出逻辑图：使用一个异或门（74LS86）和一个与门（74LS08）实现。

2、设计一个全加器全加器有三个输入 A、B 和 Cin（低位进位），两个输出 S（和）和 Cout（进位）。

列出真值表：｜ A ｜ B ｜ Cin ｜ S ｜ Cout ｜｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜写出逻辑表达式：S ＝ A⊕B⊕Cin，Cout ＝ AB ＋（A⊕B)Cin 画出逻辑图：使用两个异或门（74LS86）、两个与门（74LS08）和一个或门（74LS32）实现。

【可修改】组合逻辑电路设计之全加器、半加器.doc

班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI 小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86 三、实验原理 1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。

因此，组合电路的特点是无“记忆性”。

在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。

所以各种功能的门电路就是简单的组合逻辑电路。

组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。

实验中用到的74LS00和74LS86的引脚图如图所示。

2.组合电路的分析方法。

组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。

分析一般分为一Vcc4B 4A4Y3B3A3Y1A1B1Y2A2B2YGND00 四2输入与非门下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。

（2）列出真值表。

（3）根据对真值表的分析，确定电路功能。

3.组合逻辑电路的设计方法。

组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。

一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。

在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。

（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。

（3）根据最简逻辑表达式得到逻辑电路图。

四．实验内容。

数电实验报告二组合逻辑电路（半加器`全加器及逻辑运算）

一、实验目的
1、掌握组合逻辑电路的功能测试。

2、验证半加器和全加器的逻辑功能。

3、学会二进制数的运算规律。

二、实验元器件
数电实验箱、集成芯片（74LS00、74LS10、74LS54、74LS86）、导线。

三、实验内容
1、组合逻辑功能路功能测试。

用两片74LS00组成图2-3
A
A
B
A
A
B
A
Y+
=
⋅
=
1C
B
B
A
C
B
B
A
Y+
=
⋅
=
2
2、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。

用一片（74LS86）和（74LS00）组成半加器。

数电实验报告二
组合逻辑电路（半加器、全加器及逻辑运算）
Vcc
A B
3、
S
CO
CO
A B
C
4、设计性实验
设计一个“一致电路”。

电路有三个输入端，一个输出端。

当三个输入端变量A、B、C状态一致时，输出F为“1”；当三个变量状态不一致时，输出F为“0”。

（要求：用与非门组成电路。

）
步骤：
i.列真值表：（右图）
ii.写出逻辑表达式:
()()
ABC
C
B
A
F⋅
=
iii.画逻辑电路图：(下图)
A
B
C
F
iv.按下图连接实验电路。

(下图)
A B。

组合电路实验报告总结(3篇)

第1篇一、实验背景组合逻辑电路是数字电路的基础，它由各种基本的逻辑门电路组成，如与门、或门、非门等。

本实验旨在通过组装和测试组合逻辑电路，加深对组合逻辑电路原理的理解，并掌握基本的实验技能。

二、实验目的1. 理解组合逻辑电路的基本原理和组成。

2. 掌握基本的逻辑门电路的连接方法。

3. 学会使用万用表等实验工具进行电路测试。

4. 提高动手能力和实验设计能力。

三、实验内容1. 组合逻辑电路的组装实验中，我们组装了以下几种组合逻辑电路：（1）半加器：由一个与门和一个或门组成，实现两个一位二进制数的加法运算。

（2）全加器：由两个与门、一个或门和一个异或门组成，实现两个一位二进制数及来自低位进位信号的加法运算。

（3）编码器：将一组输入信号转换为二进制代码输出。

（4）译码器：将二进制代码转换为相应的输出信号。

2. 组合逻辑电路的测试使用万用表对组装好的电路进行测试，验证电路的逻辑功能是否正确。

3. 电路故障排除通过观察电路的输入输出波形，找出电路故障的原因，并进行相应的修复。

四、实验过程1. 组装电路按照实验指导书的要求，将各种逻辑门电路按照电路图连接起来。

注意连接时要注意信号的流向和电平的高低。

2. 测试电路使用万用表测试电路的输入输出波形，验证电路的逻辑功能是否正确。

3. 故障排除通过观察电路的输入输出波形，找出电路故障的原因。

例如，如果输入信号为高电平，但输出信号为低电平，可能是与非门输入端短路或者输出端开路。

五、实验结果与分析1. 半加器通过测试，发现半加器的输出波形符合预期，即当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。

2. 全加器通过测试，发现全加器的输出波形符合预期，即当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。

3. 编码器通过测试，发现编码器的输出波形符合预期，即当输入信号为高电平时，对应的输出端为低电平；当输入信号为低电平时，对应的输出端为高电平。

4. 译码器通过测试，发现译码器的输出波形符合预期，即当输入信号为高电平时，对应的输出端为低电平；当输入信号为低电平时，对应的输出端为高电平。

组合逻辑电路(半加器全加器及逻辑运算) 实验报告

实验二组合逻辑电路实验(半加器、全加器)教材

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