EDA技术课程设计之六位频率计的设计
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目录
一概述............................................................................................................................................. - 1 -
（一）设计背景及意义 (1)
（二）设计任务与要求 (1)
二六位频率计的工作原理............................................................................................................. - 1 -三六位频率计的设计与仿真......................................................................................................... - 2 -
（一）六位十进制频率计的设计与仿真 (2)
（二）六位十六进制频率计的设计与仿真 (5)
四调试过程、测试结果及分析 ..................................................................................................... - 8 -
（一）六位十进制频率计的测试结果与分析 (8)
（二）六位十进制频率计扩展功能的测试结果与分析 (9)
（三）六位十六进制频率计的测试结果与分析 (10)
五课程设计体会........................................................................................................................... - 11 -六参考文献................................................................................................................................... - 11 -
六位频率计的设计
一概述
（一）设计背景及意义
现代电子设计技术的核心已日益趋转向基于计算机的电子设计自动化技术，即EDA（Electronic Design Automation）技术。为了加深对EDA技术的理解，培养EDA设计的能力和团队协作能力，于是按要求完成了本次课程设计。
（二）设计任务与要求
1、设计任务
采用原理图设计并制作六位十进制频率计，用VHDL语言方法设计并制作六位十六进制频率计。
2、设计要求
a)参考信号频率为1Hz;
b)测量频率范围：六位十进制频率计：1Hz~100kHz；
六位十六进制频率计：1Hz~4MHz；
c)结果能用数码显示器显示。
二六位频率计的工作原理
六位频率计由：测频控制电路、锁存器、计数器三大部分组成。结构框图如图1所示。
图1：六位十进制频率计结构框图
六位频率计可对被测信号频率进行测量。测频控制电路的计数使能信号能产生一个固定脉宽的周期信号，并对频率计中的计数器的使能端进行同步控制。计数器高电平时开始计数，低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号的上升延将计数器在前一秒钟的计数值锁存进锁存器中，并由外部的显示电路显示出来。
三六位频率计的设计与仿真
（一）六位十进制频率计的设计与仿真
1.测频控制电路原理图及仿真波形图
2.十进制计数器原理图及仿真波形图
3.六位十进制频率计原理图及仿真波形图
4.六位十进制频率计扩展功能说明 方案一：将测频控制电路修改为如图2所示电路即可实现频率直接读数，而不需换算的过程。
方案二：CNT_EN 的输入设置为：A B C D Q Q Q Q EN CNT ∙∙∙=_同样也可以实现频率直接读数，而不需换算的过程。 （二）六位十六进制频率计的设计与仿真
1.测频控制电路VHDL 描述及仿真波形图
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PLJ IS
PORT( CLK : IN STD_LOGIC; CNT_EN : OUT STD_LOGIC; RST_CNT : OUT STD_LOGIC; LOAD : OUT STD_LOGIC); END PLJ;
ARCHITECTURE BEHAV OF PLJ IS
SIGNAL DIV2CLK : STD_LOGIC; BEGIN
PROCESS(CLK) BEGIN
IF CLK'EVENT AND CLK = '1' THEN
Div2clk <= NOT Div2clk; END IF; END PROCESS;
PROCESS(CLK, Div2clk) BEGIN
IF CLK = '0' AND Div2clk = '0' THEN RST_CNT <= '1';
图2：六位十进制频率计功能扩展部分原理图
ELSE RST_CNT <= '0';
END IF;
END PROCESS;
LOAD <= NOT Div2clk;
CNT_EN <= Div2clk;
END BEHAV;
2.二十四位锁存器VHDL描述及仿真波形图
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SCQ IS
PORT(LK : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(23 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));
END SCQ;
ARCHITECTURE BEHAV OF SCQ IS
BEGIN
PROCESS(LK,DIN)
BEGIN
IF LK'EVENT AND LK = '1' THEN DOUT <= DIN;
END IF;
END PROCESS;
END BEHAV;
3.二十四位计数器VHDL描述及仿真波形图
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY JSQ IS
PORT( FIN : IN STD_LOGIC;
CLR : IN STD_LOGIC;
ENABL : IN STD_LOGIC;
DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));
END JSQ;