数字频率计电路

第二章电路的总体设计方案

2.1方案论证与选择

2.1.1方案的提出

方案一

电路整体框架如图一所示。被测信号经过放大，整形电路将其转换成同频率的脉动信号，送入计数器进行计数，闸门的一个输入信号是秒脉冲发出的标准脉冲信号，秒脉冲信号源含有个高稳定的石英振荡器和一个多级分频器共同决定，其时间是相当精确的，计数器显示电路采用七段共阴极LED数码管。

图2-1 方案一框架图

方案二：

本方案采用单片机程序处理输入信号并且将结果直接送往LED显示，为了提高系统的稳定性，输入信号前进行放大整形，在通过A/D转换器输入单片机系统，采用这种方法可大大提高测试频率的精度和灵活性，并且能极大的减少外部干扰，采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。但采用这种方案相对设计复杂度将会大大提高并且采用单片机系统成本也会大大提高。

图2-2 方案二框架图

方案三:

采用频率计专用模块,即大规模集成电路将计数器、锁存器、译码、位和段驱动，量程及小数点选择等电路集成在一块芯片中，该方案在技术上是可行的，可以简化电路的设计，当对于设计要求中的某些指标，采用专用模块来完成比较困难，即扩展极为不便。

图2-3 方案三框架图

2.1.2方案的的比较

方案一：具有设计复杂度小、电路简洁、功能实用且成本低廉等特点，其稳

定性较好基本能满足设计要求。

方案二：采用单片机处理能较高要求，但成本提高且设计复杂，虽然可以达到很高的精度要求，但是，VHDL编程语言是我们在学习过程中没有接触过的，短期内也很难掌握并且熟练运用。

方案三：用专用频率计设计模块固然设计简单且稳定但系统可扩展性能较差。

2.1.3方案的选择

综合三种方案比较：我感觉方案一和我以前学的专业知识更接加近些，电路原理容易理解，所设计的数字频率计稳定性好，基本上能够满足设计要求，所以我采用第一种设计方案。

图2—5 数字频率计组成框图

在我的毕业设计中，数字频率计由信号输入电路、分频电路、放大整形电路、闸门电路、时基电路、逻辑控制电路、计数电路、锁存电路、译码显示电路，小

数点移位电路，量程选择开关等组成。

所谓频率，就是周期性信号的在单位时间（1s ）内变化的次数，若在一定时间间隔T 内测得这个周期性信号的重复变化次数为N ，则其频率可表示为：

T N f （2—1）

上图是数字频率计的结构框图。被测信号经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx 相同。时基电路提供标准时间基准信号Ⅱ，其高电平持续的时间t 1=1s ,当1s 信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到1s 信号结束时闸门关闭，停止计数。若在闸门时间1s 内计数器计得的脉冲个数为N ，则被测信号频率fx=N Hz 。逻辑控制电路的作用有两个：一是产生锁存脉冲 ，使显示器上的数字稳定；二是产生清“0”脉冲Ⅴ，使计数器每次测量从零开始计数。频率计中各信号波形如图2—6所示：

图2—6 频率计中各信号波形

说明：

1、脉冲信号Ⅰ为被测信号经放大整形电路后变成的计数器所要求的脉冲信号，其频率与被测信号的频率fx 相同，或与被测信号的频率呈一定的比例关系。

2、信号Ⅱ为时基电路提供的标准时间基准信号，其高电平持续时间为1S ，当此信号来到，闸门开通，被测脉冲信号通过闸门，使计数器开始计数；此信号

结束，则闸门关闭，计数器停止计数。Ⅱ脉冲信号又可称为闸门时间脉冲，用T 表示。

3、脉冲信号Ⅲ为闸门时间脉冲控制下闸门所输出的脉冲，因为要将它送入计数器进行计数，所以又将闸门所输出的Ⅲ信号称为计数脉冲信号。若在闸门时间1S内计数器计得的脉冲个数为N，则被测信号频率fx=N Hz 。

4、脉冲信号Ⅳ即为锁存信号，是逻辑控制电路产生的，控制锁存器锁存计数结果的控制信号，它由时基信号Ⅱ结束时产生的负跳变来产生。

5、脉冲信号Ⅴ是计数器的清零信号，也是逻辑控制电路所产生，用于控制计数器进行清零，使计数器每次测量从零开始计数。它是由锁存信号Ⅳ结束产生的负跳变来产生。

在这个总的电路设计中包含有几个不同功能的分电路，每个电路在本设计中都有着自己特有的功能，也只有这几个分电路组合在一起才使得整个的电路实现其所要达到的功能。所以还是先介绍一下每一个分电路的功能特点。

第三章硬件电路设计

3.1时基电路和闸门电路

3.1.1时基电路

时基电路的作用是产生一个标准时间信号，其高电平持续时间为1s，由555定时器构成的多谐荡器产生。

a．555定时器内部结构

555定时器是一种模拟电路和数字电路相结合的中规模集成电路,其内部逻辑电路结构如图3—1(a)所示及管脚图如图3—1(b)所示：

图3—1（a ）555定时器内部逻辑电路结构

图3—1（b ）555定时器管脚图

它由分压器、比较器、基本R--S 触发器和放电三极管等部分组成。分压器由三个5K 的等值电阻串联而成。分压器为比较器1A 、2A 提供参考电压，比较

器1A 的参考电压为2

3

c c

V

，加在同相输入端，比较器2A 的参考电压为c c

V

，加在

反相输入端。比较器由两个结构相同的集成运放1A 、2A 组成。高电平触发信号加在1A 的反相输入端，与同相输入端的参考电压比较后，其结果作为基本R--S 触发器_D

R

端的输入信号；低电平触发信号加在2A 的同相输入端，与反相输入端

的参考电压比较后，其结果作为基本R —S 触发器_D

S 端的输入信号。基本R--S

触发器的输出状态受比较器1A 、2A 的输出端控制。

b ．多谐振荡器工作原理

由555定时器组成的多谐振荡器如图3—2(a)所示，其中R1、R2和电容C