3-8译码器的设计实验报告
3-8译码器实验报告
3-8译码器实验报告
班级：121 姓名：连森学号：02
1.实验目标与实验要求：
1.理解译码器的概念和意义
2.理解译码器在计算机电路里的作用。
2.实验器材：
Altair 80C31Small 教学实验平台杜邦线
3.实验原理（电路图）：
74HC138 是集成3－8 线译码器，能将3 位二进制码转换为8 位输出信号，这8 位输出信号相对于输入的3 位二进制码的8 种编码，始终只有一位输出有效（低电平），其余7 位皆无效（高电平）
4.实验步骤
首先用杜邦线将A3实验区与逻辑开关K1~K6相连的JP1-1~JP1-6，连接到A7实验区与74HC138相连的JP9单号插针；接着在74HC138的输出端连接绿色LED显示器；然后用跳线连接JP39-1与JP39-2，即可接通电源。
5.实验结果（现象）：
当K4、K5、K6 打到0、0、1时，译码器74HC138 的逻辑功能有效，相应引脚输出低电平，对应LED 熄灭。
否则，74HC138 始终输出高电平（无效电平），LED 全亮。
学号_姓名_3-8译码器实验报告
电子科技大学实验报告学生姓名：学号：指导教师：黄*实验地点：主楼C2-514实验时间：（1班）一、实验室名称：虚拟仪器实验室二、实验项目名称：3-8 译码器实验三、实验学时：4学时四、实验原理开发板上共四个按键：SW3~SW6，其中SW3 为总开关；SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号input ext_rst_n, //外部输入复位信号，低电平有效input[3:0] switch, //4个拨码开关接口，ON -- 低电平；OFF -- 高电平。
SW3 为总开关；SW4、SW5、SW6 的三个译码输入output reg[7:0] led //8 个LED 指示灯接口注：X 表示ON 或OFF，即任意状态。
五、实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件（Quartus II 13.1）进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计，并进行仿真，然后生成配置文件下载到开发板上进行验证。
七、实验器材（设备、元器件）1. 计算机（安装Quartus II 13.1& ModelSim13.1软件平台）；2. Cyclone IV FPGA开发板一套（带Altera USB-Blaster下载器）。
八、实验步骤（1）新建工程，设置器件属性：在Quartus II 13.1平台中，新建一个工程（注意命名规范），在“Family”中选择“Cyclone IV E”系列，“Availabledevice”中选择具体型号“EP4CE6E22C8”，设置好器件属性。
在EDATool Settings 页面中，可以设置工程各个开发环节中需要用到的第三方（Altera 公司以外）EDA 工具，我们只需要设置“Simulation”工具为“ModelSim-Altera”，Format 为“Verilog HDL”即可，其他工具不涉及，因此都默认为<None>。
3 8译码器实验报告
3 8译码器实验报告3 8译码器实验报告引言：在数字电路中，译码器是一种常见的逻辑电路，用于将输入的二进制编码转换为对应的输出信号。
本实验旨在通过搭建一个3 8译码器电路，并对其进行测试和分析，以加深对译码器工作原理的理解。
实验目的：1. 理解3 8译码器的基本原理和工作方式；2. 掌握搭建3 8译码器电路的方法；3. 进行实验测试并分析结果。
实验器材：1. 3 8译码器芯片；2. 逻辑门芯片（与门、非门等）；3. 连线板、导线等。
实验步骤：1. 将3 8译码器芯片和逻辑门芯片连接到连线板上；2. 根据芯片引脚的连接要求，使用导线将各个芯片的输入和输出连接起来；3. 将输入信号接入3 8译码器芯片的输入端；4. 将输出信号接入逻辑门芯片的输入端；5. 将逻辑门芯片的输出信号连接到LED灯或其他输出设备上；6. 调整输入信号，观察输出信号的变化。
实验结果：通过实验，我们得到了以下结果：1. 当输入信号为000时，输出信号为00000001；2. 当输入信号为001时，输出信号为00000010；3. 当输入信号为010时，输出信号为00000100；4. 当输入信号为011时，输出信号为00001000；5. 当输入信号为100时，输出信号为00010000；6. 当输入信号为101时，输出信号为00100000；7. 当输入信号为110时，输出信号为01000000；8. 当输入信号为111时，输出信号为10000000。
结果分析：根据实验结果，我们可以看到，3 8译码器将输入的三位二进制编码转换为对应的八位输出信号。
每个输出信号代表一个特定的输入编码。
通过观察输出信号的变化，我们可以清晰地看到译码器的工作原理：根据输入编码的不同，译码器会激活对应的输出线路，将其输出为高电平信号，而其他输出线路则为低电平信号。
实验总结：通过本次实验，我们深入了解了3 8译码器的工作原理和应用场景。
译码器在数字电路中扮演着重要的角色，能够将复杂的二进制编码转换为易于理解和使用的信号输出。
实验五 3-8线译码器
实验五 3-8线译码器一、实验目的1、熟悉常用译码器的功能逻辑。
2、掌握复杂译码器的设计方法。
二、实验原理1、总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。
2、3-8线译码器原理图如下图所示：三、实验程序实验参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DECODE ISPORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0);LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END DECODE;ARCHITECTURE ADO OF DECODE ISSIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINLEDW<="000";PROCESS (DATA_IN)VARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINDIN:=DATA_IN;LEDOUT<=OUTA;DATA_OUT<=D_OUT;CASE DIN ISwhen "000" => OUTA<="00111111" ; --"0"when "001" => outa<="00000110" ; --"1"when "010" => outa<="01011011"; --"2"when "011" => outa<="01001111"; --"3"when "100" => outa<="01100110"; --"4"when "101" => outa<="01101101"; --"5"when "110" => outa<="01111101"; --"6"when "111" => outa<="00000111"; --"7"WHEN OTHERS => OUTA<="XXXXXXXX";END CASE;CASE DIN ISWHEN "000" => D_OUT<="00000000";WHEN "001" => D_OUT<="00000001";WHEN "010" => D_OUT<="00000010";WHEN "011" => D_OUT<="00000100";WHEN "100" => D_OUT<="00001000";WHEN "101" => D_OUT<="00010000";WHEN "110" => D_OUT<="00100000";WHEN "111" => D_OUT<="01000000";WHEN OTHERS=> D_OUT<="XXXXXXXX";END CASE;END PROCESS;END ADO;四、实验步骤1、打开Quartus II，选择“File”菜单下的“New Project Wizard”，建立Project及顶层实体的名称为ADO，期间，选择的目标芯片为EP2C5Q208C8N；2、选择“File”菜单下的“New”命令，在“New”窗口中选择“VHDL Files”，输入程序，进行编译；3、选择“File”菜单中的“New”项，在“New”窗口中选择“Other Files”中的“VectorWaveform File”项，打开空白的波形编辑器，输入所有的信号节点，给输入随机赋值，保存，单击工具栏上的快捷方式，进行波形仿真；4、打开“Assignments”菜单下的“Pins”命令，打开引脚锁定窗口，进行引脚锁定，再次对VHDL Files进行编译；5、连接EDA实验箱，将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边，将JPLED1短路帽右插，JPLED的短路帽全部上插，请将JP103的短路帽全部插上。
EDA实验：3-8译码器的设计
组合逻辑３-８译码器的设计一、实验目的：1、掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步掌握Max+PlusII软件的基本操作与应用。
4、初步了解可编程器件的设计全过程。
二、实验步骤：（一）设计输入：１、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE”，打开“”MaxplusII软件，如图4.1-1所示。
图4.1-1２、启动File\New菜单，弹出设计输入选择窗口，如图4.1-2所示：图4.1-2３、选择Graphic Editor File ，单击OK ，打开原理图编辑器，进入原理图设计输入电路编辑状态，如图4.1-3所示：４、设计输入1）放置一个器件在原理图上a 、在原理图的空白处双击鼠标右键，出现图4.1-4：图4.1-3图4.1-4b 、在光标处输入元件名称（如：input ，output ，and2，and3，nand2，or2，not ，xor ，dff 等）或用鼠标点击库元件，按下OK 即可。
c 、如果安放相同的元件，只要按住Ctrl 键，同时用鼠标按左键拖动该元件复制即可。
d 、一个完整的电路包括：输入端口input 、电路元件集合、输出端口output 。
e 、图4.1-5为３-８译码器元件安放结果。
２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。
３-８译码器原理图连线后如图4.1-6所示。
图4.1-5图4.1-6３）标记输入／输出端口属性分别双击输入端口的“PINNAME ”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。
本译码器的三输入端分别标记为：A 、B 、C ；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。
如图4.1-7所示。
４）保存原理图单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf ，本实验中取名为test1.gdf 。
3线8线译码器七段译码器实验报告
实验报告数据选择器设计12传感网金涛1228403019一．实验目的1.熟悉硬件描述语言软件的使用2.熟悉译码器的工作原理和逻辑功能3.掌握译码器及七段显示译码器的设计方法二．实验原理译码器是数字系统中常用的组合逻辑电路。
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。
译码是编码的反操作。
常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。
三．实验内容1.设计一个3线—8线译码器。
程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder3_8 ISPORT(a0,a1,a2,g1,g2a,g2b:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder3_8;ARCHITECTURE rtl of decoder3_8 isSIGNAL indata :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININdata <=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1' AND g2b='0' AND g2a='0')THENCASE INDA TA ISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111001";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHEN"111"=>Y<="01111111";WHEN OTHERS=> NULL;END CASE;ELSEY<="11111111";END IF;END PROCESS;END rtl;仿真波形仿真波形分析g1g2ag2b为控制输入端，a2a1a0为数据输入端，y0y1y2y3y4y5y6y7为数据输出端。
实验一 3—8译码器
实验一：组合逻辑3-8译码器的设计说明：本书将以实验一为例详细介绍altera公司max+plusII 10.0版本软件的基本应用，其它实验将不再赘述。
读者在通过本实验后将对max+plusII软件及CPLD/FPGA的设计与应用有一个比较完整的概念和思路。
此处仅仅介绍了max+plusII软件的最基本、最常用的一些基本功能，相信读者在熟练使用本软件以后，你定会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。
一、实验目的：1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验步骤：MaxplusII软件的基本操作与应用（一）设计输入：1、软件的启动：进入Altera软件包，打开MAX+plus II 10.0软件,如图1-1所示。
图：1-12、启动File \ New菜单，弹出设计输入选择窗口，如下图1-2所示。
或点击下图1-3主菜单中的空白图标，进入新建文件状态。
图：1-2图：1-33、选择Graphic Editor File，单击ok按钮，打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图1-4所示：图：1-44、设计的输入1）放置一个器件在原理图上a．在原理图的空白处双击鼠标左键，出现窗口如图2-2；也可单击鼠标右键，出现窗口如图2-1，选择“Enter symbol..”,出现窗口如图2-2，进入器件选择输入窗口。
图2-1图：2-2b．在“symbol name”提示处（光标处）输入元件名称或用鼠标双击库文件（在提示窗”Symbol Libraries”里的各个文件），在提示窗“Symbol Files”中双击元件或选中元件按下OK即可将该器件放置到原理图中。
c．如果安放相同元件，只要按住Ctrl键，同时用鼠标拖动该元件复制即可。
d．一个完整的电路包括：输入端口INPUT、电路元器件集合、输出端口OUTPUT。
实验一3-8译码器
3-8译码器的仿真
一：实验名称：3-8译码器仿真
二：实验要求：熟悉对max+plusⅡ10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。
三：实验步骤：
1：使用max+plusⅡ10.0软件，设计3-8译码器的实验原理图如下所示：
图1 实验原理图
2：波形的仿真与分析
启动max+plusⅡ10.0\Waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有I\O管脚。
如下图所示：
图2 波形编辑
为输入端口添加激励波形，使用时钟信号。
选择初始电平为“0”，时
钟周期倍数为“1”。
添加完后，波形图如下所示：
图3 添加激励后的波形
打开max+plusⅡ10.0\Simulator菜单，确定仿真时间，单击Start开始仿真，如下图所示：
图4 仿真过程
图5 仿真结果
四：实验结论：使用max+plusⅡ10.0能很好的完成很多电路的仿真与工作。
eda3-8译码器实验报告
eda3-8译码器实验报告EDA实验报告三(3-8译码器的设计)实验三：3-8译码器的设计一、实验目的1、学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握3-8译码器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
3、文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC;B:in STD_LOGIC;C:in STD_LOGIC;Y:out STD_LOGIC_VECTOR(7 downto 0));end variable_decoder;architecture rtl of variable_decoder isbeginprocess(A,B,C)variable COMB:std_logic_vector(2 downto 0); beginCOMB:=C&B&A;case COMB iswhen 000=Y=11111110;when 001=Y=11111101;when 010=Y=11111011;when 011=Y=11110111;when 100=Y=11101111;when 101=Y=11011111;when 110=Y=10111111;when 111=Y=01111111;when others=Y=XXXXXXXX;end case;end process;end rtl;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
学号姓名38译码器实验报告
学号-姓名-3-8译码器实验报告电子科技大学实验报告学生姓名：学号：指导教师：黄敏实验地点：主楼C2-514实验时间：（1班）一、实验室名称：虚拟仪器实验室二、实验项目名称：3-8 译码器实验三、实验学时：4学时四、实验原理开发板上共四个按键：SW3~SW6，其中SW3 为总开关；SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号input ext_rst_n, //外部输入复位信号，低电平有效input[3:0] switch, //4个拨码开关接口，ON -- 低电平；OFF -- 高电平。
SW3 为总开关；SW4、SW5、SW6 的三个译码输入output reg[7:0] led //8 个LED 指示灯接口注：X 表示ON 或OFF，即任意状态。
五、实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件（Quartus II 13.1）进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计，并进行仿真，然后生成配置文件下载到开发板上进行验证。
七、实验器材（设备、元器件）1. 计算机（安装Quartus II 13.1& ModelSim13.1软件平台）；2. Cyclone IV FPGA开发板一套（带Altera USB-Blaster下载器）。
八、实验步骤（1）新建工程，设置器件属性：在Quartus II 13.1平台中，新建一个工程（注意命名规范），在“Family”中选择“Cyclone IV E”系列，“Available device”中选择具体型号“EP4CE6E22C8”，设置好器件属性。
3-8译码器课程设计报告
EDA技术实验报告—3-8译码器的设计一．实验目的1.通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解QUARTUSⅡ软件的基本操作和应用。
4.初步了解可编程逻辑器件的设计全过程。
二．实验原理3-8译码器的三输入，八输出。
输入信号N用二进制表示，对应的输出信号N输出高电平时表示有信号产生，而其它则为低电平表示无信号产生。
其真值表如下图所示：当使能端指示输入信号无效或不用对当前的信号进行译码时，输出端全为高电平，表示任何信号无效。
三．实验内容用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出（D0-D7）。
通过与实验箱的FPGA接口相连，来验证真值表中的内容。
表1-2拨动开关与FPGA管脚连接表表1-3LED 灯与FPGA管脚连接表(当FPGA与其对应的接口为高电平时，LED会发亮)四．实验歩骤1.建立工程文件2．建立图形设计软件（1）将要选择的器件符号放置在图形编辑器的工作区域，用正交节点工具将原件安装起来，然后定义端口的名称。
结果如下图：3.编译前设置（1）选择目标芯片（2）选择目标芯片的引脚状态4.对设计文件进行编译五．管脚的分配根据表1-2和1-3的数据进行管脚的设置1六．对文件进行仿真按下Report按钮观察仿真结果，如下：6.从设计文件到目标器件的加载七．实验现象以及结果文件加载到目标器件后，拨动拨动开关，LED灯会按照真值表对应的灯点亮。
八．实验心得通过本次实验，加深了自己对EDA技术的理解并提高了操作能力。
但是，在实验中仍然遇到了很多困难，还需提高。
3-8译码器的设计实验报告
EDA实验报告书姓名 xxx 学号 xxxxxxx 实验时间课题名称3-8译码器的设计实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
设计要求设计一个3—8译码器使其满足如下真值表：3-8译码器真值表选通输入二进制输入译码输出S0 S1 S2 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7X 1 X X X X 1 1 1 1 1 1 1 1X X 1 X X X 1 1 1 1 1 1 1 10 X X X X X 1 1 1 1 1 1 1 11 0 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 0 1 1 0 1 1 1 1 1 11 0 0 0 1 0 1 1 0 1 1 1 1 11 0 0 0 1 1 1 1 1 0 1 1 1 11 0 0 1 0 0 1 1 1 1 0 1 1 11 0 0 1 0 1 1 1 1 1 1 0 1 11 0 0 1 1 0 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 01.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
设计思路1、根据74138的功能，当S0=1，S1=0，S2=0时译码器处于工作状态。
否则译码器被禁止，所有输出端被封锁在高电平。
由真值表画出卡诺图，再写出对应表达式，再画出电路。
2、使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句，CASE语句设计电路，最后再用END语句结束程序。
设计原理图及源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SA ISPORT(D:IN STD_LOGIC_VECTOR(2 DOWNTO 0);S0,S1,S2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ;ARCHITECTURE XIANI OF SA ISBEGINPROCESS(D,S0,S1,S2)BEGINIF (S0='0')THEN Y<="11111111";ELSIF(S0='1' AND S1='0' AND S2='0')THENIF (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<="01111111";ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<="10111111";ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<="11011111";ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<="11101111";ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<="11110111";ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<="11111011";ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<="11111101";ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<="11111110";ELSE Y<="ZZZZZZZZ";END IF;ELSE Y<="ZZZZZZZZ";END IF;END PROCESS;END;仿真波形图实验结果问题讨论比较此实验中两种输入法哪种要好一些，好在哪里？答：使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间，其时间比调用库中的与非门所需时间长。
EDA实验三八译码器设计报告
电子信息工程学系实验报告课程名称：EDA技术与实验成绩：实验项目名称：三八译码器设计实验时间：2011.09.20指导教师（签名）：班级：姓名：刘国荣学号：实验目的:1．熟悉ALTERA公司EDA设计工具软件max+plusⅡ。
2. 掌握max+plusⅡ文本设计及其仿真。
实验环境:WINDOWS XPMAX+PLUSⅡ实验内容及过程:1．学习max+plusⅡ课件。
2．学习max+plusⅡ的安装，重要菜单命令含义。
3．模仿课件中实例动手操作一遍，掌握采用max+plusⅡ文本设计流程。
实验结果及分析：描述出三八译码器工作原理、文本设计过程，原理图设计过程及其仿真结果。
1工作原理3-8译码器的输入是3个脚,输出是8个脚。
用高低电平来表示输入和输出。
输入是二进制。
3只脚也就是3位二进制数。
输入可以3位二进制数。
3位二进制最大是111 也就是8。
输出是8个脚，表示10进制。
是根据输入的二进制数来输出。
如果输入是101 那么就是第5只脚高电平，表示二进制数是5。
其实3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出。
2.文本设计（1）、选择File | New弹出对话框，选择Text Editor file，新建文本编辑文件。
如图1所示。
图1 新建文件图2 选择文本文件（2）、在文本编辑窗口，输入Verilog语言，代码如下：图3编辑代码（3）、将文件命名为“ym38”保存为v文件图4 保存为v文件（4）、检查文件可行性图5 检查文件显示可行（5）、再新建一个文件夹，选择波形文件图6 新建波形文件（6）、列出端口及选择端口输入波形图7 波形端口选择图8 各段波形（7）、保存波形点击star开始仿真，结果如图图9 仿真结果3.原理图设计（1）、选择File | New，弹出对话框，选择Graphic Editor file新建一个原理图文件，如图10图10 新建原理图文件（2）、在原理图界面要放置元件的空白处双击鼠标左键，弹出Enter Symbol对话框，在对话框选择74138元件，单击OK，放置74138元件，同理，放置INPUT和OUTPUT，如图11图11放置元件（3）、在元器件的其中一个端口点中鼠标左键不放，拖到所需连线的另一个元件端口上，连好线，双击PIN_NAME，输入引脚名，最终原理图，如图12图12 最终原理图（4）、保存文件并检查可行性结果如图13可行图13 检查可行性（5）、同上设计一样的输出波形图后点击保存。
3-8译码器报告
实验报告学院：专业：电子信息工程班级：姓名学号实验组实验时间指导教师成绩课程名称硬件描述语言实验项目名称3-8译码器实验目的1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言 2．熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作3．学会使用Vector Wave波形仿真实验要求按照老师的要求完成实验，编写实验报告实验原理在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。
把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。
具有编码功能的逻辑电路称为编码器。
编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。
例如8线‐3线编码器和10线‐4线编码器分别有8输入、3位输出和10位输入、4位输出。
由真值表可见，需要有一组8bit的可变输入作为输入数据，故此处选择开发板上的SW0—SW7，作为输入（注意，每一次只能有一位为高，比如00001000）。
为使输出特征明显，便于观察，故采用LED显示，此处采用D0—D2依次显示。
实验仪器软件：Altera Quartus II 9.0 集成开发环境。
实验步骤 1.选择“开始”→“所有程序”→“Altera”→“Quartus II 9.0”→“Quartus II 9.0（32bit）”，启动软件。
2.选择“File”→“New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。
3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。
4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名（注意：工程名必须与顶层实体名相同，工程目录可以随意设置，但必须是英文的目录，工程名跟顶层实体名必须也是英文开头。
不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。
3-8译码器VHDL设计实验 实验报告
3-8译码器VHDL设计实验实验报告本实验以3-8译码器的设计为主要内容，通过编码器和译码器的学习，深入了解数字电路中常用的译码器，并掌握VHDL语言的应用技巧。
主要技术路线为：定义输入和输出端口->生成选择结构->设计三个MUX组合成8:1 MUX->仿真波形验证。
本实验虽然简单，但对数码管、数码显示器等电路的实现有很大的帮助作用。
一、实验目的1.了解译码器的作用及其应用2.掌握VHDL语言的的原理二、实验器材1.电脑2.EDA软件三、实验原理及过程1.定义输入和输出端口在VHDL设计中，首先要定义输入和输出端口。
根据输入和输出端口的设计，并将其定义到ENTITY中。
2.生成选择结构基于译码器的设计特点，输入是一个二进制数，输出是一个信号。
故可以采用CASE结构生成选择结构。
同时，由于译码器需要将一个二进制数译到一个信号，还需要一个PROCESS处理，将选择的结果赋值到输出信号上。
3.设计三个MUX组合成8:1 MUX通常情况下，8:1 MUX可以用一个MUX8191，但本实验旨在学习三个MUX组合成一个8:1 MUX的方法。
设计时要考虑如下事项：1）MUX中DP、EN、INV等控制信号的设置，由于多个控制信号互相独立，因此采用分别激活的方式；2）由于MUX的输出是显式定义的信号，不能使用临时变量。
因此，采用以下方法生成MUX输出处理：SIGNAL MUX_out : STD_LOGIC := '0';4.仿真波形验证经过以上步骤的设计，就可以进行仿真波形的验证。
经实验验证，设计正确。
其输出信号可以由输入端口激励生成。
四、实验内容1.阅读数据手册及规范表，画出流程图。
2.代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder_3X8 ISPORT (--Define Input & Output SIGNALB : IN STD_LOGIC_VECTOR(2 DOWNTO 0);Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder_3X8;ARCHITECTURE structural OF decoder_3X8 ISCOMPONENT mux4x1 ISPORT (D0 : IN STD_LOGIC;D1 : IN STD_LOGIC;D2 : IN STD_LOGIC;D3 : IN STD_LOGIC;S : IN STD_LOGIC_VECTOR(1 DOWNTO 0);Y : OUT STD_LOGIC);END COMPONENT;COMPONENT mux2x1 ISPORT (D0 : IN STD_LOGIC;D1 : IN STD_LOGIC;S : IN STD_LOGIC;Y : OUT STD_LOGIC);END COMPONENT;SIGNAL out1, out2, out3, out4, out5, out6, out7, out8 : STD_LOGIC;BEGINM1: mux2x1 PORT MAP (X => B(0), Y => out1, S => B(1));M2: mux4x1 PORT MAP (X0 => B(2), X1 => out1, X2 => ‘0’, X3 => ‘0’, S => B(1 DOWNTO 0), Y => out2);M3: mux4x1 PORT MAP (X0 => B(2), X1 => ‘0’, X2 => out1, X3 => ‘0’, S => B(1 DOWNTO 0), Y => out3);M4: mux4x1 PORT MAP (X0 => B(2), X1 => ‘0’, X2 => ‘0’, X3 => out1, S => B(1 DOWNTO 0), Y => out4);M5: mux2x1 PORT MAP (X => out2, Y => out5, S => B(2));M6: mux2x1 PORT MAP (X => out3, Y => out6, S => B(2));M7: mux2x1 PORT MAP (X => out4, Y => out7, S => B(2));M8: mux4x1 PORT MAP (X0 => out5, X1 => out6, X2 => out7, X3 => ‘0′, S => B(1 DOWNTO 0), Y => out8);Y <= out8;END structural;ARCHITECTURE rtl OF mux4x1 ISBEGINY <= D0 WHEN S = ‘00’ ELSED1 WHEN S = ‘01’ ELSED2 WHEN S = ‘10’ ELSED3 WHEN S = ‘11’ ELSE’0’;END ARCHITECTURE rtl;3.仿真波形验证：进入仿真 --> Add ----> Signals ----> 选择需要记录的信号 ----> Run ----> 波形记录。
3-8译码器实验报告
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布，掌握其逻辑功能
三、设计过程:
1.工程编译源：功能编译和实际编译。
2.功能仿真：将功能编译后的结果进行仿真。
3.后仿真过程：将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现：将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时，一定要看电路板，以及电路图，找对各个输入输出接口对应的芯片引脚。
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EDA实验报告书
1根据74138的功能，当S0=1, S 仁0, S2=0时译码器处于工作状态。
否则 译码器被禁止，所有输出端被封锁在高电平。
由真值表画出卡诺图，再写出对 应表达式，再画出电路。
2、使用VHDL 语言时，应注意头文件以及各种输入的格式，使用
IF 语句, CASE 语句设计电路，最后再用 END 语句结束程序。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SA IS
PORT(
D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S1,S2:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );
END ;
ARCHITECTURE XIANI OF SA IS BEGIN
PROCESS(D,S0,S1,S2) BEGIN
IF (S0='0')THEN Y<="11111111";
ELSIF(S0='1' AND S1='0' AND S2='0')THEN
IF (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<="01111111"; ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<="10111111"; ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<="11011111"; ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<="11101111"; ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<="11110111"; ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<="11111011"; ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<="11111101"; ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<="11111110";
设 计 思
路 设
计 原 理 图 及 源 程 序
ELSE Y<=”ZZZZZZZZ”;
END IF;
ELSE Y<="ZZZZZZZZ"; END IF; END PROCESS; END;
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