最新异步二进制加法计数器上课讲义
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7
（e）并行输入/并行输出
8
9
1.串行输入/串行输出/并行输出移位寄存器： 下图所示为边沿D触发器组成的4位串行输入/串行 输出移位寄存器。
串行Fra Baidu bibliotek入1010
10
（a）寄存器清零
0
0
0
0
0
0
0
11
（c）第2个CP脉冲之后
0
00
（d）第3个CP脉冲之后
0
12
（e）第4个CP脉冲之后
1010
13
异步二进制加法计数器
6.1 寄存器与移位寄存器
主要内容：
▪ 触发器构成的寄存器 ▪集成寄存器74LS374/ 74HC374/ 74HCT374 ▪ 移位寄存器的五种输入输出方式 ▪ 触发器构成的移位寄存器 ▪ 4位集成移位寄存器74LS194 ▪ 移位寄存器的应用举例
2
6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的
电路称为寄存器 。
1
0
1
0
1
0
1
上述寄存器的寄存时间？
0
3
集成寄存器74LS175
4
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
5
6.1.2 移位寄存器
移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
6
（c）并行输入/串行输出 （d）串行输入/并行输出
29
异步6进制加计数器电路
0
1
1
计数到110的瞬间就清零
0
30
6.3 同步N进制计数器
主要内容： ▪ 同步2位二进制加、减计数器电路 ▪ 同步3位二进制加、减计数器电路 ▪ 同步n位二进制计数器电路的构成方式 ▪ 同步5进制加计数器电路 ▪ 同步10进制加法计数器电路
31
6.3.1 同步n位二进制计数器
连接规律 加法计数 减法计数
T＇触发器的触发沿
上升沿
下降沿
CPi Qi1 CPi Qi1
CPi Qi1 CPi Qi1
例子
25
6.2.2 异步非二进制计数器
1.异步3进制加计数器
异步3进制加计数器以异步2位二进制加计数器为基础 构成。
要实现这一点，必须使用带异步清零端的触发器。
计数脉冲 Q1
1.同步2位二进制计数器
32
工作原理分析
33
2.同步3位二进制计数器
34
35
3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下：
（a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器
的输入信号J0＝K0＝1，其它触发器的输入信号由 计数方式决定。
17
例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图所示，试画出在CP脉冲作用下移位寄 存器各输出端的波形。
18
6.2 异步N进制计数器
主要内容：
▪ 异步n位二进制加、减计数器电路 ▪ 异步n位二进制计数器电路的构成方法 ▪ 异步3进制加计数器电路 ▪ 异步6进制加计数器电路 ▪ 异步非二进制计数器电路的构成方法
Q0
0
0
0
1
0
1
2
1
0
3
1
1
4（再循 0 环）
0
计数脉 Q1 Q0 冲
0
00
1
01
2
10
3（再 0 循环）
0
26
异步3进制加计数器电路如下
计数到
1 11的瞬
0
间就清
零
1
27
异步3进制加计数器输出波形：
28
2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清 零”法。
如：异步6进制加计 数器电路可在3位2 进制加计数器电路 基础上实现。
36
如果是减计数器则为：
如果是加计数器则为：
J1 K1 Q0 J 2 K 2 Q 0Q1
J1 K1 Q0 J 2 K 2 Q 0Q1
J n1 K n1 Q 0Q 1 Q n2
J n1 K n1 Q 0Q1 Q n2
37
6.3.2 同步非二进制计数器
同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158
38
1.同步5进制加法计数器
39
2.同步10进制加计数器电路
40
6.4 集成计数器
主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS161构成小于16的任意进制加计数器 采用74LS90构成小于10的任意进制加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
41
6.4.1 集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
19
能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。
电路结构： 触发器＋门电路。
N个触发器可表示N位二进制数。
20
加法计数器
二进制计数器 减法计数器 可逆计数器 加法计数器
同步计数器 十进制计数器 减法计数器
可逆计数器
计
数
N进制计数器
·
器
·
二进制计数器
·
异步计数器 十进制计数器
·
N进制计数器
· ·
21
6.2.1 异步n位二进制计数器
1. 异步2位二进制加计数器
22
工作原理分析
23
异步2位二进制减计数器
24
2.异步n位二进制计数器
其构成具有一定的规律：
(a)异步n位二进制计数器由n个触发器组成，每个触发器均 接成T′触发器。
(b)各个触发器之间采用级联方式，其连接形式由计数方式 （加或减）和触发器的边沿触发方式（上升沿或下降沿） 共同决定 。
44
③数据保持。当CLR=1、LD=1，且ET·EP=0时， 无论有没有时钟脉冲，计数器状态将保持不变。
45
④加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数器 按照4位二进制码进行加法计数，计数变化范围为 0000～1111。该功能为它的最主要功能。
（e）并行输入/并行输出
8
9
1.串行输入/串行输出/并行输出移位寄存器： 下图所示为边沿D触发器组成的4位串行输入/串行 输出移位寄存器。
串行Fra Baidu bibliotek入1010
10
（a）寄存器清零
0
0
0
0
0
0
0
11
（c）第2个CP脉冲之后
0
00
（d）第3个CP脉冲之后
0
12
（e）第4个CP脉冲之后
1010
13
异步二进制加法计数器
6.1 寄存器与移位寄存器
主要内容：
▪ 触发器构成的寄存器 ▪集成寄存器74LS374/ 74HC374/ 74HCT374 ▪ 移位寄存器的五种输入输出方式 ▪ 触发器构成的移位寄存器 ▪ 4位集成移位寄存器74LS194 ▪ 移位寄存器的应用举例
2
6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的
电路称为寄存器 。
1
0
1
0
1
0
1
上述寄存器的寄存时间？
0
3
集成寄存器74LS175
4
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
5
6.1.2 移位寄存器
移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
6
（c）并行输入/串行输出 （d）串行输入/并行输出
29
异步6进制加计数器电路
0
1
1
计数到110的瞬间就清零
0
30
6.3 同步N进制计数器
主要内容： ▪ 同步2位二进制加、减计数器电路 ▪ 同步3位二进制加、减计数器电路 ▪ 同步n位二进制计数器电路的构成方式 ▪ 同步5进制加计数器电路 ▪ 同步10进制加法计数器电路
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6.3.1 同步n位二进制计数器
连接规律 加法计数 减法计数
T＇触发器的触发沿
上升沿
下降沿
CPi Qi1 CPi Qi1
CPi Qi1 CPi Qi1
例子
25
6.2.2 异步非二进制计数器
1.异步3进制加计数器
异步3进制加计数器以异步2位二进制加计数器为基础 构成。
要实现这一点，必须使用带异步清零端的触发器。
计数脉冲 Q1
1.同步2位二进制计数器
32
工作原理分析
33
2.同步3位二进制计数器
34
35
3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下：
（a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器
的输入信号J0＝K0＝1，其它触发器的输入信号由 计数方式决定。
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例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图所示，试画出在CP脉冲作用下移位寄 存器各输出端的波形。
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6.2 异步N进制计数器
主要内容：
▪ 异步n位二进制加、减计数器电路 ▪ 异步n位二进制计数器电路的构成方法 ▪ 异步3进制加计数器电路 ▪ 异步6进制加计数器电路 ▪ 异步非二进制计数器电路的构成方法
Q0
0
0
0
1
0
1
2
1
0
3
1
1
4（再循 0 环）
0
计数脉 Q1 Q0 冲
0
00
1
01
2
10
3（再 0 循环）
0
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异步3进制加计数器电路如下
计数到
1 11的瞬
0
间就清
零
1
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异步3进制加计数器输出波形：
28
2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清 零”法。
如：异步6进制加计 数器电路可在3位2 进制加计数器电路 基础上实现。
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如果是减计数器则为：
如果是加计数器则为：
J1 K1 Q0 J 2 K 2 Q 0Q1
J1 K1 Q0 J 2 K 2 Q 0Q1
J n1 K n1 Q 0Q 1 Q n2
J n1 K n1 Q 0Q1 Q n2
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6.3.2 同步非二进制计数器
同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158
38
1.同步5进制加法计数器
39
2.同步10进制加计数器电路
40
6.4 集成计数器
主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS161构成小于16的任意进制加计数器 采用74LS90构成小于10的任意进制加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
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6.4.1 集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
19
能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。
电路结构： 触发器＋门电路。
N个触发器可表示N位二进制数。
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加法计数器
二进制计数器 减法计数器 可逆计数器 加法计数器
同步计数器 十进制计数器 减法计数器
可逆计数器
计
数
N进制计数器
·
器
·
二进制计数器
·
异步计数器 十进制计数器
·
N进制计数器
· ·
21
6.2.1 异步n位二进制计数器
1. 异步2位二进制加计数器
22
工作原理分析
23
异步2位二进制减计数器
24
2.异步n位二进制计数器
其构成具有一定的规律：
(a)异步n位二进制计数器由n个触发器组成，每个触发器均 接成T′触发器。
(b)各个触发器之间采用级联方式，其连接形式由计数方式 （加或减）和触发器的边沿触发方式（上升沿或下降沿） 共同决定 。
44
③数据保持。当CLR=1、LD=1，且ET·EP=0时， 无论有没有时钟脉冲，计数器状态将保持不变。
45
④加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数器 按照4位二进制码进行加法计数，计数变化范围为 0000～1111。该功能为它的最主要功能。