实验五 60进制计数器设计与显示
实验6.6 计数、译码和显示电路(60进制)
数字电子技术实验实验6.6 计数、译码和显示电路一、实验目的1.学习计数器、译码器和七段显示器的使用方法。
2.掌握计数器、译码器和七段显示器的综合应用。
3.掌握用示波器测试计数器输出波形的方法。
二、实验任务用74LS161计数器、4511译码器、BS311201显示器各两片和74LS00一片实现一个带显示的60进制计数器。
完成表6-6-1及6-6-2测试，个位波形测试。
三、实验设备数字电路实验箱(74LS161、4511、BS311201、74LS00数字集成芯片、脉冲源)、数字万用表、示波器、导线。
四、实验原理74LS161引脚图4511引脚图七段数码管显示笔段BS311201共阴极显示器，COM接地；BS311101共阳极显示器，COM 接电源+5V 。
输入低位CC4511 BCD 码七段译码器,驱动共阴数码管BS311201集成片。
当译码器输入码超过“1001”时，译码器的输出为全为0，数码管熄灭。
译码输出输入高位74LS161逻辑符号输出高位74LS161DQ C Q B Q AQ DCBACR CPLDET EPCo输入输出端说明CR ：异步清零端，低电平有效；LD ：同步置数端，低电平有效；ET 、EP ：使能端，高电平有效；CP ：计数器时钟；D 、C 、B 、A ：数据输入端；Q D 、Q C 、Q B 、Q A ：数据输出端；Co ：进位端。
输入输出CR LD ET EP CP D C B AQ D Q C Q B Q A××××××××10×× d c b a1111××××1 1 0 ××××××1 1 ×0 ×××××0 0 0 0d c b a加计数保持保持74LS161功能表低电平有效74LS161是一个可预置的4位二进制同步加法计数器，它的计数长度是16。
六十进制计数器
EDA技术实验项目报告项目题目: 六十进制计数器姓名：院系：专业：学号：指导教师：综合成绩：完成时间: 年月日一、项目实验内容摘要利用QuartusII软件建立元件符号，利用自己建立的元件符号完成图层并实现预先想要实现的功能。
二、项目实验源代码六十进制计数器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter60 ISPORT(CLK,BCD1WR,BCD10WR,CIN:STD_LOGIC;CO:OUT STD_LOGIC;DATAIN:IN STD_LOGIC_VECTOR (3 DOWNTO 0);BCD1:OUT STD_LOGIC_VECTOR (3 DOWNTO 0);BCD10:OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END counter60;ARCHITECTURE RTL OF counter60 ISSIGNAL BCD1N:STD_LOGIC_VECTOR (3 DOWNTO 0);SIGNAL BCD10N:STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINBCD1<=BCD1N;BCD10<=BCD10N;PROCESS (CLK,BCD1WR) --个位数处理进程BEGINIF (BCD1WR='1') THENBCD1N<=DATAIN;ELSIF (CLK'EVENT AND CLK='1') THENIF (CIN='1') THENIF (BCD1N=9) THENBCD1N<="0000";ELSEBCD1N<=BCD1N+1;END IF;END IF;END IF;END PROCESS;PROCESS (CLK,BCD10WR) --十位数处理进程BEGINIF (BCD10WR='1') THENBCD10N<=DATAIN (3 DOWNTO 0);ELSIF (CLK'EVENT AND CLK='1') THENIF (CIN='1' AND BCD1N=9) THENIF (BCD10N=5) THENBCD10N<="0000";ELSEBCD10N<=BCD10N+1;END IF;END IF;END IF;END PROCESS;PROCESS (BCD10N,BCD1N,CIN) --进位位处理进程BEGINIF (CIN='1' AND BCD1N=9 AND BCD10N=5) THENCO<='1';ELSECO<='0';END IF;END PROCESS;END RTL;译码器library ieee;use ieee.std_logic_1164.all;entity disp isport(d:in std_logic_vector(3 downto 0);q:out std_logic_vector(6 downto 0));end disp;architecture disp_arc of disp isbeginprocess(d)begincase d iswhen "0000"=>q<="0111111";when "0001"=>q<="0000110";when "0010"=>q<="1011011";when "0011"=>q<="1001111";when "0100"=>q<="1100110";when "0101"=>q<="1101101";when "0110"=>q<="1111101";when "0111"=>q<="0100111";when "1000"=>q<="1111111";when "1001"=>q<="1101111";when others=>q<="0000000";end case;end process;end disp_arc;数据选择器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux2 ISPORT(a,b: IN STD_LOGIC_VECTOR(6 downto 0);sel: IN STD_LOGIC;c:OUT STD_LOGIC_VECTOR(6 downto 0));END mux2;ARCHITECTURE example OF mux2 ISBEGINPROCESS(sel)BEGINIF(SEL='1')THENc<=a;ELSEc<=b;END IF;END PROCESS;END example;三、项目实验工具软件的选用以及实验过程（一）实验工具软件：1、EDA2000实验箱（其他厂家具有同等配置试验箱均可），主要使用：输入：DIP拨码开关3位、输出：LED灯；2、主芯片：EP1K1OTC100-3（大于此规模的芯片亦可）；3、计算机与QUARTUS 软件；（二）实验过程:利用Quartus Ⅱ平台进行一般数字系统设计实验主要由以下步骤组成。
EDA技术六十进制计数器实验报告
六十进制计数器一、设计任务利用Verilog HDL 编程语言编写代码并下载到试验箱中，在七段数码管上实现六十进制计数器的功能。
二、设计过程程序中输入信号为时钟信号clk和异步置数端clr，输出信号为七位的out端和两位的选通信号ctr。
为实现六十进制计数器的功能，程序中使用了三个always块语句，第一个always块结合第三个always块共同实现了七段数码器的功能，即将十进制数字在七段译码管上正确显示。
代码实现为：always @ (posedge clk or negedge clr)beginif(!clr) begin state=s0 ; ctr=0 ;endelsebegincase (state)s0:begin ctr=2'b10; temp=temp_a; state=s1; ends1:begin ctr=2'b01; temp=temp_b; state=s0; endendcaseif(cp==2)beginc=1;cp=0;endelsebegincp=cp+1;c=0;endendendalways @ (temp)begincase(temp)4'd0:out=7'b1111110;4'd1:out=7'b0110000;4'd2:out=7'b1101101;4'd3:out=7'b1111001;4'd4:out=7'b0110011;4'd5:out=7'b1011011;4'd6:out=7'b1011111;4'd7:out=7'b1110000;4'd8:out=7'b1111111;4'd9:out=7'b1111011;default:out=7'b0000000;endcaseendendmodule第二个always块则使用控制语句实现了{temp_a,temp_b}从0到59的跳转，实现了六十进制计时器的基本功能。
VHDL60进制计数器加法器设计实验
实验四、计数器设计实验1、实验目的1）学习计数器不同设计方法。
2）学习掌握VHDL中不同输出类型在具体应用时的区别（OUT、INOUT、BUFFER）。
3）学习掌握时序电路仿真方法。
2、实验内容1）采用VHDL设计方法，设计一个60进制计数器，采用BCD码输出。
2）给出上述设计的仿真结果。
3、实验设备1）清华同方PⅣ2.4G\256M60G2）ISE 6.2i—Windows软件系统4、实验步骤1）创建工程2）VHDL输入3）检查语法4）建立测试激励波形进行仿真5、实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT ISPORT( CLK,EN,CR :IN STD_LOGIC;LD :IN STD_LOGIC;D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CO :OUT STD_LOGIC;Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COUNT;ARCHITECTURE A OF COUNT ISSIGNAL QN :STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINCO<='1' WHEN(QN=X"59" AND EN='1')ELSE'0';PROCESS(CLK,CR)BEGINIF(CR='0')THENQN<=X"00";ELSEIF(CLK'EVENT AND CLK='1') THENIF (LD='0') THENQN<=D;ELSIF(EN='1') THENIF QN(3 DOWNTO 0)=9 THENQN(3 DOWNTO 0)<="0000";IF QN(7 DOWNTO 4)=5 THENQN(7 DOWNTO 4)<="0000";ELSEQN(7 DOWNTO 4)<= QN(7 DOWNTO 4)+1;END IF;ELSEQN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1;END IF ;END IF;END IF ;END IF;END PROCESS;Q<=QN;END A;6、仿真结果1）测试激励波形 2）仿真结果从仿真结果来看输出q从00000000逐渐加1变化到01011001，然后又变回到00000000，由此可以看出上述电路完成了六十进制计数器的功能。
原理图六十进制计数器设计
实验名称：基于FPGA的原理图六十进制计数器设计
1.实验目的：
熟悉使用Quartus II的原理图输入方法设计简单组合电路。
把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
2实验内容：
完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。
选择模式5，数码管8和7显示数字进制，指示灯8接进位。
3. 实验方案（程序设计说明）
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。
在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。
4. 实验步骤或程序（经调试后正确的源程序）
见附件A
5．程序运行结果
6．出现的问题及解决方法
无
附件A
实验步骤或程序：
实验原理图:
管脚设置：。
实验五 计数、译码和显示综合实验
四、实验仪器与器材
1.仪器：数字实验台、三用表
2.器材：74LS20（二-4输入与非门）、74LS04（反相器）、7447译码驱动器2 片和七段数码管2片等。
五、实验原理
1. 4位同步二进制加法计数器74LS161的逻辑功能的验证。
74LS161的逻辑电路图见教材P282图6.3.13, 引脚图和逻辑符号如下图（a）、（b）所示。
•保持功能测试：RD’=1.LD’=1，EP=0、ET=1或EP=1.ET=0 然后加时钟或不加时钟，以及 改变D0~D3的输入数据，看其输出变化情况，并将结果填入自制的功能表中。
•计数功能测试：RD’=1.LD’=1.EP=1.ET=1，并加入时钟信号，即用手CLK脉动开关，看 其输出变化情况，并将结果填入自制的功能表中。
161(1)
DCBA
QB QCAr’
S1 S0
1
1 CP
图5－3－13 “12翻1”小时计数、译码和显示电路
3、用与非门和74LS161设计一个60进制计数器。
要求写出60进制计数器地详细设计过程，逻辑图在60进制计数器的基础上加进译码显示电 路，并通过实验验证。
三、实验报告要求
1、根据各题的题意，列出相应功能表或真值表，对于功能验证的部分要写出测试条件和 测试步骤；对于设计部分，要写出详细地设计过程。
2、将各测试结果填入自画的表格中。 3、写出实验总结，主要是电路调试及故障排除方面的经验和教训。
设计60进制计数器--电子技术基础课程设计
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
六十进制计数器综合设计
六十进制计数器综合设计器；若QD与A输入端相连，B为输入端，电路为二-五混合进制计数器。
74LS90的功能表：2.3理论分析当接通电源，电路开始工作时，显示器显示从0开始依次递增到59，然后重新回到0再开始依次递增到59，如此反复，直到关掉电源。
三、系统仿真3.1仿真原理图3.2仿真结果图3.3仿真步骤1.按可编程计数器的原理图在Multisim中连接电路。
2.打开开关，开始仿真.3.4仿真结果及分析显示器可显示:00、01、02、03、04、05、06、07、08、09、1-、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49、50、51、52、53、54、55、56、57、58、59。
四、PCB设计包括PCB设计步骤及ＰＣＢ图，所用原件、封装形式报表，3D视图等。
4.1原理图根据仿真原理图重新设计Altium Designer原理图，由于缺少相应元件，这里用MC74HC4511先进行翻译，再输入到显示器。
如下图所示4.2元件清单及封装形式报表单击菜单Reports/Bill of Materials,系统自动显示元件清单及封装形式，如下图所示。
4.3制作PCB板1.在原项目中添加一个PCB，并进行保存；2.单击菜单Design/Update PCB Document PCB1,弹出窗口开始导入，如下单击Validate Changes，检查没有任何错误后单击Execute Changes开始导入PCB，导入后根据实际情况放置元件，待放置完成后切换到keep-out layer层，画电气边界，完成后如下图1）设置布线规则设置线宽执行菜单Design/Rules，弹出PCB Rules and Constriaints Editor对话框，双击选项Design Rules/Electrical下面的子文件，单击Clearance选项，设置最小安全间距为10mil增加一个新的Width选项，并命名为N_VCC，点击Net选项，下拉列表框选择VCC，在Constraint中定义导线宽度Preferred、Minimum、Maximum 的值均为30mil。
(完整word版)设计60进制计数器--电子技术基础课程设计(word文档良心出品)
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
60计数器实验报告
60计数器实验报告篇一：60进制计数器VHDL实验报告《可编程器件原理与应用》实训报告书学号XX2305953年级 07专业班级电信（3）班姓名薛晓玲指导教师李致金二〇〇九年十二月目录前言第一章 VHDL语言介绍1.1 VHDL的发展史1.2 VHDL的特点第二章六十进制计数器的设计与仿真2.1 六十进制计数器源程序2.2 运用软件设计过程2.3 时序仿真体会致谢参考文献前言本项实验通过六十进制计数器的设计与仿真，学习VHDL 语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。
写出源程序，并写出设计与仿真过程。
第一章 VHDL语言介绍1.1 VHDL发展史硬件描述语言(hardware description language,HDL)是电子系统硬件行为描述,结构描述,数据流描述的语言.目前,利用硬件描述语言可以进行数字电子系统的设计.随着研究的深入,利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中.国外硬件描述语言种类很多,有的从Pascal发展而来,也有一些从C语言发展而来.有些HDL成为IEEE标准,但大部分是企业标准.VHDL来源于美国军方,其他的硬件描述语言则多来源于民间公司.可谓百家争鸣,百花齐放.这些不同的语言传播到国内,同样也引起了不同的影响.在我国比较有影响的有两种硬件描述语言:VHDL语言和Verilog HDL语言.这两种语言已成为IEEE 标准语言.电子设计自动化(electronic design automation,EDA)技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中.以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力.本书从应用的角度向国内广大读者介绍VHDL编程技术,让大家掌握HDL编程,了解FPGA结构,学会使用EDA工具,为集成电路前端设计打下基础.VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language,即超高速集成电路硬件描述语言.HDL发展的技术源头是:在HDL形成发展之前,已有了许多程序设计语言,如汇编,C,Pascal,Fortran,Prolog等.这些语言运行在不同硬件平台和不同的操作环境中,它们适合于描述过程和算法,不适合作硬件描述.CAD的出现,使人们可以利用计算机进行建筑,服装等行业的辅助设计,电子辅助设计也同步发展起来.在从CAD工具到EDA工具的进化过程中,电子设计工具的人机界面能力越来越高.在利用EDA工具进行电子设计时,逻辑图,分立电子原件作为整个越来越复杂的电子系统的设计已不适应.任何一种EDA工具,都需要一种硬件描述语言来作为EDA工具的工作语言.这些众多的EDA工具软件开发者,各自推出了自己的HDL语言.HDL发展的社会根源是:美国国防部电子系统项目有众多的承包公司,由于各公司技术路线不一致,许多产品不兼容,他们使用各自的设计语言,使得甲公司的设计不能被乙公司重复利用,造成了信息交换困难和维护困难.美国政府为了降低开发费用,避免重复设计,国防部为他们的超高速集成电路提供了一种硬件描述语言,以期望VHDL功能强大,严格,可读性好.政府要求各公司的合同都用它来描述,以避免产生歧义.由政府牵头,VHDL工作小组于1981年6月成立,提出了一个满足电子设计各种要求的能够作为工业标准的HDL.1983年第3季度,由IBM公司,TI公司,Intermetrics公司签约,组成开发小组,工作任务是提出语言版本和开发软件环境.1986年IEEE标准化组织开始工作,讨论VHDL语言标准,历时一年有余,于1987年12月通过标准审查,并宣布实施,即IEEE STD1076—1987[LRM87].1993年VHDL重新修订,形成了新的标准,即IEEE STD 1076—1993[LRM93].从此以后,美国国防部实施新的技术标准,要求电子系统开发商的合同文件一律采用VHDL文档.即第一个官方VHDL 标准得到推广,实施和普及.1.2 VHDL的特点VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。
EDA硬件描述语言训练——60进制计数器设计
实验题目：硬件描述语言训练—计数器设计一、设计任务：1、用VHDL语言实现一个六十禁止计数器，该计数器有计数允许端EN，清零端CLR和进位输出端CY。
档EN=1时，计数器正常计数；当CLR=1时，计数器清零。
2、将上述计数器下载到FPGA芯片中，利用实验板验证电路的正确性。
二、设计过程：1、设计思路：当“CLR=1且EN=0”时，qh，ql置零，即“qh=0000，ql=0000”。
当“CLR=0且en=1，clk=1”时，ql<=ql+1；若ql=1001，则ql=0000，qh<=qh+1；若qh=0101，则qh<=qh+1。
2、设计方案：将列写出的状态转换图用VHDL语言表达出来，设计好相应的输入输出端口及功能过程，进行设计处理，编译文件，修改其中的错误，再用波形图进行编辑仿真描述，以便检查其功能是否正确，最后下载链接到硬件设备上检查其功能。
3、设计步骤：（1）、列出各输入端口的功能：表1 六十进制计数器输入端口功能表（3）、配置芯片并下载。
先进行引脚的锁定，定义输入输出端口对应芯片上的引脚，然后将实验开发板与PC机通过JTAG下载电缆连接，并通电，拨动开关就检查数据选择器的相关功能。
4、程序：libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjsq isport(clk,clr,en:instd_logic;cy:outstd_logic;qh,ql:bufferstd_logic_vector(3 downto 0));endjsq;architecture behave of jsq isbegincy<='1' when(qh="0101" and ql="1001") else '0';process(clk,clr,en)beginif(clr='0' or en='1') thenqh<="0000";ql<="0000";elsif (clk'event and clk='1') thenif (ql=9) then ql<="0000";if (qh=5) then qh<="0000";else qh<=qh+1;end if;else ql<=ql+1;end if;end if;end process;end behave;三、结论：仿真波形图：图1 六十进制计数器波形图芯片资源占用情况：图2 六十进制计数器芯片资源占用情况图四、总结：1、VHDL语言中对时序逻辑电路的基本描述：（1）、process中列出时钟信号：process (时钟信号名)beginif（时钟信号变化条件）then顺序语句；end if;end process;时钟信号上升沿：if (clk' event andclk= '1' ) then …wait untilrising_edge (clk);时钟信号下降沿：if clk' event and clk= '0' then …wait untilfalling_edge (clk)（2）、同步复位信号：process (复位信号名，时钟信号名)beginif（时钟信号变化条件）thenif (复位信号变化条件) then状态复位语句；else顺序语句；end if;end if;end process;（3）、异步复位信号：process (复位信号名，时钟信号名)beginif (复位信号变化条件) then状态复位语句；elsif（时钟信号变化条件）then顺序语句；end if;end process;2、VHDL语言描述时序逻辑电路的基本步骤：1、根据实验的具体要求列出输入端口的功能表和状态转换图。
数字电子实验——60进制计数器
综合性、设计性实验报告电子技术实验（数字电子部分）报告分数：学期：班级：姓名：日期：1. 实验目的1)学习仿真软件Multisim的使用方法；2)学习、掌握时序电路的设计方法；3)掌握常用电子元器件的使用方法；4)熟练运用用已有集成计数器（M进制）构成任意进制计数器（N进制），M < N 时，多片级联实现的方法；5)熟悉由555定时器构成的多谐振荡器产生时钟脉冲；6)了解反馈置数法和反馈清零法的特点及区别，并能熟练运用这两种方法。
2. 预习要求1）阅读《数字电子技术基础》相关内容，了解集成计数器的原理及功能；2）熟悉集成计数器74LS161及七段数码显示管的各引脚功能；3）了解555定时器构成的多谐振荡器产生脉冲的基本原理；4）对于反馈清零法和反馈置数法有基本的了解。
3. 实验内容1）在Multisim集成环境中用74LS161和555定时器设计60进制计数器，要求能够实现暂停和置数的功能，并完成其仿真；2）在模块化电子技术综合实验箱上完成电路搭接与调试；4. 实验原理4.1 个位模块（1）利用反馈置数法，U2（74LS161D）为低位片即个位模块，用A、B、C、D四个输入端的高低电平实现个位预置数；（2）用开关控制U2的EP使能端高低电平实现暂停功能；（3）U2的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；（4）U2的使能端ET始终接有效的高电平，清零端CR始终接无效的高电平；因为用的是反馈置数法，U2实现0（0000）~9（1001）的十进制循环，U2的QD和QA段用作二输入与非门U5A（74LS00D）的输入端，其输出端连接到U2的LD上。
（5）U2的四个输出端QD、QC、QB、QA连接U4数码管的D、C、B、A输入端，从而显示0~9这十个状态。
图1 个位模块原理图4.2 十位模块（1）利用反馈置数法，U1（74LS161D）为高位片即十位模块，用A、B、C 三个输入端的高低电平实现十位预置数；（2）U1的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；（3）U1的使能端ET、EP始终接有效的高电平，清零端CR始终接无效的高电平；（4）因为用的是反馈置数法，U1实现0（0000）~5（0101）的六进制循环，U1的QC和QA端与个位数的QD和QA端用作四输入与非门U6A（74LS20D）的输入端，其输出端连接到U1的LD上。
60进位计数器课程设计
60进位计数器课程设计一、教学目标本课程旨在通过60进位计数器的学习，让学生掌握进位计数的基本原理和操作方法，培养学生的逻辑思维能力和动手操作能力。
具体目标如下：1.了解60进位计数器的结构和工作原理。
2.掌握60进位计数器的操作方法。
3.理解进位计数的基本概念和应用。
4.能够独立操作60进位计数器。
5.能够进行简单的进位计数运算。
6.能够运用60进位计数器解决实际问题。
情感态度价值观目标：1.培养学生的团队合作意识和动手操作兴趣。
2.培养学生对数学和科学的热爱和好奇心。
3.培养学生解决问题的自信心和自主学习能力。
二、教学内容本课程的教学内容主要包括60进位计数器的结构和工作原理、操作方法以及应用。
具体安排如下：1.60进位计数器的结构和工作原理：介绍60进位计数器的各个部分及其功能，解释其工作原理。
2.60进位计数器的操作方法：讲解如何进行数字的输入、显示和清除，如何进行进位和借位的操作。
3.进位计数的基本概念和应用：介绍进位计数的基本概念，如十进制、二进制等，并展示其在实际问题中的应用。
三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法，如讲授法、讨论法、案例分析法和实验法等。
1.讲授法：通过教师的讲解，让学生了解60进位计数器的结构和工作原理，掌握进位计数的基本概念和应用。
2.讨论法：通过小组讨论，培养学生的团队合作意识和解决问题的能力。
3.案例分析法：通过分析实际问题，让学生学会运用60进位计数器解决实际问题。
4.实验法：通过动手操作60进位计数器，培养学生的动手操作能力和实践能力。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备以下教学资源：1.教材：选用《60进位计数器操作指南》作为主要教材，介绍60进位计数器的结构、操作方法和应用。
2.参考书：提供相关的参考书籍，供学生深入学习和拓展知识。
3.多媒体资料：制作PPT、视频等多媒体资料，生动展示60进位计数器的操作过程和应用实例。
60进位计数器课程设计
60进位计数器课程设计一、课程目标知识目标：1. 学生能理解60进位计数器的基本原理，掌握60进制的数制转换方法。
2. 学生能运用60进位计数器进行简单的加、减运算，并解决实际问题。
3. 学生了解60进位计数器在日常生活中的应用，如时间的计算等。
技能目标：1. 学生能够独立操作60进位计数器，进行数制转换和基本运算。
2. 学生能够运用所学知识解决涉及60进位计数器的实际问题，提高解决问题的能力。
3. 学生通过小组合作，培养团队协作和沟通能力。
情感态度价值观目标：1. 学生培养对数学学习的兴趣，激发探究精神。
2. 学生在学习过程中，树立正确的价值观，认识到数学知识在生活中的重要性。
3. 学生通过克服困难，增强自信心，培养积极向上的学习态度。
课程性质：本课程为数学学科教学，结合学生年级特点，注重知识性与实践性的结合。
学生特点：学生处于小学高年级阶段，具备一定的数学基础，好奇心强，喜欢动手操作。
教学要求：教师需关注学生的个别差异，创设有趣的教学情境，引导学生主动参与，提高学生的动手操作能力和解决问题的能力。
在教学过程中，注重知识点的讲解与实际应用的结合，使学生在掌握知识的同时，提高综合素养。
通过分解课程目标为具体的学习成果，便于后续教学设计和评估。
二、教学内容本节教学内容以《数学》课本中关于计数器及其数制转换的相关章节为基础，结合课程目标，组织以下内容：1. 60进位计数器的基本原理：介绍60进位计数器的起源，引导学生了解其发展过程，理解60进制的数制特点。
2. 数制转换方法：讲解60进制与10进制之间的转换方法，通过实例演示，帮助学生掌握转换技巧。
3. 60进位计数器的运算：教授60进位计数器进行加、减运算的方法，并通过实际操作，让学生学会运用计数器解决简单问题。
4. 60进位计数器在日常生活中的应用：以时间为背景，介绍60进位计数器在时间计算等方面的应用，提高学生学以致用的能力。
教学内容安排和进度：第一课时：60进位计数器的基本原理，数制转换方法。
数电课程设计(60进制计数器设计)
目录摘要： (2)1设计题目 (2)1.1设计要求 (2)2题目分析 (2)3设计思路与原理 (3)3.1 LED简介 (3)3.2 芯片74290及六十进制计数器的设计 (4)3.3 三十九进制计数器 (6)4电路图的仿真 (7)4.1六十进制计数器的仿真 (7)4.2三十九进制计数器的仿真 (8)5仪器列表 (9)6心得体会 (9)7参考文献 (10)摘要：要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。
当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。
我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。
1设计题目60进制计数器的设计1.1设计要求（1）要求学生掌握74系列的芯片和LED的原理和使用方法。
（2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。
1.2设计任务（1）完成一个60进制的计数器。
（2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。
59显示后，又从00重新开始计数。
2题目分析要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。
CP 3设计思路与原理 3.1 LED 简介LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。
七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。
不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。
信号源 计数器数码显示器十进制计数器（个位）六进制计数器（十位）其真值表如下。
六十进制计数器实验报告6
实验名称: 六十进制计数器一、实验目的设计一个六十进制计数器。
二．实验原理用元件例化语句实现三．实验记录1.写出实验所需程序，编写程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISGENERIC(count_value:INTEGER:=9);PORT(clk,clr,en:IN STD_LOGIC;co:OUT STD_LOGIC;count:OUT INTEGER RANGE 0 TO count_value); END counter;ARCHITECTURE a OF counter ISSIGNAL cnt:INTEGER RANGE 0 TO count_value; BEGINPROCESS(clk,clr)BEGINIF clr='1' thencnt<=0;ELSIf(clk'event and clk='1') thenIf en='1'thenIF cnt=count_value thencnt<=0;ELSEcnt<=cnt+1;END IF;END IF;END IF;END PROCESS;co<='1' WHEN cnt=count_value ELSE '0';count<=cnt;END a;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY timer ISPORT(clk,reset,enable:IN STD_LOGIC;sh:OUT INTEGER RANGE 0 TO 5;SL:OUT INTEGER RANGE 0 TO 9);END timer;ARCHITECTURE stru OF timer ISSIGNAL sh_en:STD_LOGIC;COMPONENT counter ISGENERIC(count_value:INTEGER:=9);PORT(clk,clr,en: IN STD_LOGIC;co:OUT STD_LOGIC;count:OUT INTEGER RANGE 0 TO count_value);END COMPONENT;BEGINCNT1S:counterGENERIC MAP(count_value=>9)PORT MAP(clk=>clk,clr=>reset,en=>enable,co=>sh_en,count=>sl);CNT10S:counterGENERIC MAP(count_value=>5)PORT MAP(clk=>clk,clr=>reset,en=>sh_en,count=>sh);END stru;保存为.vhdl文件，进行编译。
60进制计数器课程设计
60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发生器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接方法 (11)4.1焊接方法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考文件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电里面的置零方法，利用了555芯片、74ls00、74ls48、74ls90以及显示管和各种电阻电容组成的。
利用74ls90可以实现制数功能，可以单独制成十进制。
利用74ls00（与非门）与74ls90可以制成6进制，再利用74ls48和显示管就可以在基于EWB的软件平台上完成该设计。
本设计采用较为常用的74系列芯片，及555芯片实现了信号灯与信号脉冲同步实现、同步控制，进而提高了整个系统的稳定性、独立性。
在实际生活中我们用60进制的有钟表的秒分进制。
随着我国科学技术与高科技的发展，对于仪器精度的要求更加的高，为了满足中国高科技的发展需求研究高精度计数器对于我国的航天、电子等业务具有很大的作用.关键字：60进制555芯片74ls00 74ls48 74ls90绪论1.1设计背景计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
时序逻辑电路——60进制同步计数器的实现.docx
时序逻辑电路――60进制同步计数器的实现及其改进电路题目：试用同步加法计数器74LS161（或74LS160和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。
采用555 定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2 所示。
二、分析：这个实验要求用同步加法计数器74LS161构成60进制加法计数器，并用555 产生脉冲信号，不妨把这个设计分成时钟信号生成的设计和计数器的设计。
时钟输入信号的设计：555定时器简介555定时器是一种模拟电路和数字电路相结合的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。
因此集成555定时被广泛应用于脉冲波形的产生与变换、测量与控制等方面。
下图为用555定时器设计的多谐振荡器的电路图及其电路产生的波形。
IS14131211toRIPPLE Q A Q B 0G ARAYOUTPUT CLFAR 5T<c °o: (ENABLETLOAD ENABLE> Po-1 23 4 567由多谐振荡器原理，结合上图可知其振荡周期T二T T2。
Ti 为电容充电时间，T2为电容放电时间。
充电时间 TOR R 2)CIn2： 0.7(R R 2)C 放电时间 T 2 二R 2CIn2、0.7R 2C矩形波的振荡周期 T -T 1 T^ln2(R 2R 2)C : 0.7(R 1 2R 2)C555组成的多谐振荡器实际电路参数的选择：由于实际电路所给的器件有限，其 Ri = F 2 =510 K 1，RC 振荡器电容为1uF ，五 号管脚所接的 Cs 为 10PF 。
所以其振荡周期为 T = 上 二© =1.53*0.7=1.071s ，所以其周期为约为1s.60进制加法计数器的设计：74LS161 简介：74LS161为可预置的4位二进制同步计数器,它可以灵活的运用在各种数字电 路，以及单片机系统种实现分频器等很多重要的功能其管脚图如下：A04rr (vTSEMA64.ELOADR*PL£CARRY —OUTPUT Q A CLEW CLOCK AD EfiABU GNODATA IMPUTS74LS161的清除端是异步的。