数字逻辑与应用要点精华公式

数字逻辑与应用要点
第一章数字概念与数制系统
1.1-1.6数字与模拟（了解）
1、数字量与模拟量：离散、有限；连续、无限
2、数字系统的问题定义：输入/输出变量，映射函数（成员函数）
3、数字系统分级：元件级、SSI、MSI(LSI)、VLSI
1.7-1.8数位系统（重点）
1、任意进制（r）数的多项式表示
2、熟练10进制，2进制，8进制，16进制以及它们之间的相互转换
3、转换方法：除基取余、乘基取整、多项式求和
十进制整数转二进制P12：例1-12
十进制小数转二进制P13：例1-14的第二步（每次乘二，取整数）
二进制转十六进制P10：1.8.1（二进制从最后一位依次向前取四位不够添0，把每四位转化为十进制，10-15的分别为A、B、C、D、F）
二进制转八进制P10：1.8.2（二进制从最后一位依次向前取三位不够添0，把每三位转化为十进制）
十进制转十六进制、八进制，可短除可转二进制。

各进制之间的转换计算。

P34：13、14、15、17、18、19
1.9二进制编码（部分重点）
1、BCD码：8421、5421、余3码，自补码特性
2、算术补码：基数补码、基数减1补码，适用任意进制数；逻辑补码与二进制
减1补码
3、间隔位编码：GRAY码
4、字符编码：ASCII码（7位），EBCDIC码（8位）
5、符号数编码：原码、反码、补码
十进制转BCD码P16：例1-19（就是简单的把每个位上的数字转化二进制）
余3码就是把十进制加3再转BCD码
带符号数量编码P20：表1-11（带符号数就是先把十进制转化二进制，正数前面添0，负数添1。

以1为基的补码就是反码，正数就是符号数，负数符号位不变，后面取反。

以2为基的补码就是补码，正数就是符号数，负数符号位不变，后面取反加一）
以1为基、2为基等补码计算。

P35：30、31
1.10运算
二进制（带符号）数的加减运算
正数加法P23：例1-25
正数减法P24：例1-28
正数乘法P24：例1-29
正数除法P24：例1-30
带符号使用补码计算P25：1.10.2
算数运算。

P35：32
第二章布尔（开关）代数
逻辑量：逻辑常量（0，1），逻辑变量
逻辑量的赋值状态：正逻辑（高电平=1，低电平=0），负逻辑
2.1基本逻辑运算（部分重点）
1、 基本逻辑运算：与、或、非；与非、或非；异或、同或；
2、 逻辑符号：美标，IEEE 标准
3、 逻辑函数的三种描述方式：方程、真值表、逻辑图
基本逻辑运算图形 P39-42
P59 小结、习题。

掌握逻辑符号和IEEE 逻辑符号(三种基本运算与、或、非)。

P62：3、4、5
2.2开关代数（重点）
1、 三个性质：相等、封闭、单位（幺元）
2、 运算规律：结合、分配、0-1、吸收。

3、 运算规则：对偶、反演、代入规则
0- 1
0011
1 0 0 1 ()() ()() () ()() () x x x x x x x x x x x x x x x x x y y x x y y x x y z x y z x y z x y z
x y z xy xz x y z x y x z x x y x ∙=+=∙=+=∙=+=∙=+=∙=∙+=+∙∙=∙∙++=++∙+=++∙=+∙+∙+=律重叠律
互补律
交换律
结合律
分配律吸收律
()
()() x x y x x x y xy x x y x y xy xz xy xz yz x y x y x x y x y x x y xy
x y x y x x
+∙=∙+=+∙=++=+++∙+=∙+∙=+=∙=+=合并律德摩根定律双重否定律 P51 熟练掌握开关代数的特性、定律。

分配律、互补律、吸收律等进行化简。

德摩根定理(对偶律)。

利用定理化简 P63：22、24、26、27等
2.3功能全集
一组能够完成所有逻辑运算的最小逻辑运算的集合
“与、或、非”，“或非”，“与非”，“异或、与”。

2.4代数化简与变形
1、 化简目标：项数最少（减少门电路数量），每项中文字最少（减少门电路的
输入，降低复杂度）
2、变形的目的：与功能全集匹配
2.5布尔函数的实现
1、电路设计步骤：问题描述，构造真值表，逻辑函数（化简），逻辑图
2、电路分析步骤：与电路设计过程相反
第三章组合逻辑原理
组合逻辑电路：没有输出到输入的反馈，输入与布尔函数决定输出。

（布尔函数就是组合逻辑）
P110 小结：(3.1-3.4；3.5、3.6不要求；3.7、3.8了解)。

重点：组合逻辑设计、卡诺图相关概念和化简方法。

3.1从问题描述到真值表（经验）
逻辑可用真值表、逻辑图、布尔等式来描述。

P69：3.1.2
重点：积之和、和之积、最小项、最大项；最小项是乘积(与)项，一个最小项组成一个布尔表达式，每个字母至多出现一次的乘积项；最大项是乘积(或)项，一个最大项组成一个布尔表达式，每个字母至多出现一次的和项。

标准积之和是输出函数为1的最小项的完整系列。

a为1，a’为0；标准和之积是输出函数为1的最大项的完整系列。

a为0，a’为1。

组合逻辑、标准积之和，和之积；最大项、最小项、随意项等概念(P69) 3.2-3.3函数与标准式
1、从真值表到函数：真值表中，使输出为1的0-1输入组合构造乘积项，形成
“积之和式”
2、乘积项与最小项，标准积之和式
3、真值表中，使输出为0的0-1输入组合构造乘积项，形成反函数的标准积之
和式，通过反演规则，使乘积项变为和项、最小项变为最大项，形成函数的标准和之积式
4、积之和、和之积式变形为相应的标准式
5、标准式之间的互换
标准形式中最大项、最小项必须含有所有字母，用布尔代数转化标准形式的步骤P71
组合逻辑设计的一般方法：P117。

组合逻辑设计：根据实际问题构造真值表，并写出函数。

3.4卡诺图
目标：标准式化简
1、合并方法：相邻、相对、相重（目标：项内文字最少）
2、蕴含、质蕴含、必要的质蕴含
3、选取一组互为必要的质蕴含，覆盖所有填1（0）的区域（项数最少）
4、熟练至少4变量卡诺图化简
5、随意项（无关项）：函数0-1输入组合的全集与函数定义域之差，就是函数的
无关项之积
上左两边的变量相邻的都是只变化一位，易于化简。

最小项化简：首先把表格画好如P79，根据式子里的十进制写入1到对应的格里，如果相邻的2、4（2n）个都有一个1，圈出来，找到它们的不同（一个1，一个0的时候）舍去，留下的字母按标准积之和、标准和之积写出。

有随意项d时，如果其中的一个d可以使1或2个1组成2或4个1进行化简。

这样的d便可以写为1，如果没有这样的d，则忽视d。

最大项化简不是重点
四变量以下卡洛图化简：关键-逻辑相邻
3.5多变量卡诺图与M-Q法（了解）
3.6-3.8混合逻辑
1、正逻辑体制、反函数、负逻辑体制
2、正逻辑与门=负逻辑或门；正逻辑或门=负逻辑与门；正逻辑与非门=负逻辑
或非门；正逻辑或非门=负逻辑与非门
第六节多输出函数
寻求多个函数两两之间的公共项
第四章利用集成电路设计组合电路与分析
集成电路的命名规律
P175：小结
4.4 编码器。

P139例-P141
4.5 多路器。

P146例、表4-11(8-1 多路器实现四变量布尔函数)；习题P178：
15、19、22
4.6 加法器与减法器(掌握半加器、全加器等概念，具体硬件实现了解)
4.7 二进制比较器。

功能：P159例，一位二进制比较器
4.8-4.11 了解
重点4.1-4.5：译码器、编码器、数字多路器
4.1-4.2一般方法与介绍
4.3-4.4译码器与编码器
1、N-M线译码器：M≤2的N次方，N可认为是函数的变量数目，每个M输出对应一个最小项
2、利用译码器实现组合逻辑函数
3、译码器的级联
4、M-N线编码器：与译码器相反，同一时刻只允许一个输入有效
5、优先权编码器
译码器概念P128
编码器概念P137
P117：组合逻辑设计的一般方法
组合逻辑电路的特点(与时序电路比较)
译码器、编码器、多路器、加法器和减法器、比较器等的功能、逻辑符号；
实现布尔开关函数：
译码器的实现：P131例题(图有误)。

译码器能用做最小项或最大项产生器。

绝大多数情况下，译码器输出是低电平有效。

输出函数最小项时(Σ)，对低电平有效进行“或”(输入取反)；输出函数最大项(Π)，对低电平有效进行“与”(输出取反)。

4.5数字多路器
1、多个数据输入，一个数据输出，由控制输入进行选择。

2、如果控制信号数=函数变量数，控制信号输入接入相应函数变量，数据输入
端按照函数是否包含的最小项，对应接入1/0
3、如果控制信号数少于函数变量数，可用多路器级联方式扩展控制信号数目；
也可通过卡诺图降维减少函数变量数目直到与控制信号数目相等，数据输入端可能接入：0-1、变量（反变量）、逻辑函数。

4.6加法器与减法器
1、1位半加器、全加器
2、多位串行加法器
3、进位生成项G；进位传递P；本位进位C；本位和S；多位并行加法器
4、减法器：利用加法器，使减数的算术补码与被减数相加。

5、BCD码相加：对运算结果进行调整的方法
4.7比较器
1、1位比较器的构造
2、利用1位比较器构成多位比较器
第五章触发器
1、触发器结构：基本RS触发器、同步触发器、主从触发器、边沿触发器
2、触发器功能：RS、JK、D、T；逻辑符号，状态真值表（特征表），次态方程（特征方程），波形图（时序图）
P232：总结
时序电路、触发器等概念。

触发器按照实现的逻辑功能、触发方式分类
四种基本触发器特征方程、真值表(激励表)、逻辑符号、时序图
JK与T、D关系
习题P237：3、4、5；P238：6、7、12；时序图
P237：11、13；逻辑符号
P239：18；P240：19、20；根据逻辑图分类
内容：
5.1 时序电路模型掌握
5.2 触发器。

四种基本触发器特征方程、真值表(激励表)、逻辑符号、时序图。

5.3 触发器的时间规范：了解
5.4-5.6了解
第六章同步时序电路
时序电路：同步时序、异步时序电路
同步时序电路：Mealy型，Moore型
P278：小结
基本概念：状态图、状态表、转换表、激励表
重点：状态图
状态图-状态表-转换表
P248：图6-9 状态表(6.2状态机表示法)
P263：例6-4 序列检测表 (6.4构造状态图)
习题：P282：3
6.1-6.5
第一节同步时序电路模型
1、Mealy型，Moore型电路模型
2、输入变量、输出变量、状态变量、激励变量
3、状态变量数目与触发器数目相同，最大可构成2的N次方个电路状态
第二节状态机表示法
1、状态图：Mealy型，Moore型
2、状态表，转换表（2进制状态表），激励表（选择触发器以及激励表，形成电
路的激励表）
3、激励函数，输出函数
4、电路逻辑图，波形图（时序图）
第三节同步时序电路设计
1、从问题描述构造电路状态图
2、按照状态机表示法的步骤完成后续设计
第四节同步时序电路分析
同步时序电路设计的逆过程，注意：得到激励函数后，要代入触发器次态方程，根据该方程形成电路转换表。

第五节寄存器与计数器
1、4bit并入/并出寄存器，添加带Load控制
2、4bit移位寄存器：可串入、并出/串出；添加带Load控制
3、双向移位寄存器：可串人/串出、并入/并出、带Load控制
4、4bit异步加1计数器（模16），4bit同步加1计数器，同步加1/减1计数器
5、BCD计数器：在模16计数器基础上，修改计数顺序，满足BCD计数规律
题型:
选择7×2=14
1卡诺图8
2集成设计
3触发器
填空8×2=16
1数字系统8
2布尔 6
名词解释3×3=9
1卡诺图
2触发器
简答6×5=30
1时序电路基础10
2触发10
3集成设计组合逻辑10
分析应用7+8+8+8=31 1布尔（包含卡诺图）15
2集成设计8
3同步时序电路分析8。